文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.174416
中文引用格式： 劉淼. 標準芯片單元可連通性的檢測方法[J].電子技術應用，2017，43(12)：17-20，24.
英文引用格式： Liu Miao. The method of standard chip unit connectivity detection[J].Application of Electronic Technique，2017，43(12)：17-20，24.
0 引言
在市場需求的驅動下，近40年來，芯片的設計和制造技術得到了突飛猛進的發展。從45 nm到28 nm，從16 nm到10 nm，芯片制造技術一路高歌猛進，每隔一到兩年時間，芯片的設計和制造技術就會被推進到下一個技術節點[1]。在人們津津樂道享受著芯片性能提升帶來便利的同時，芯片的設計和制造正在面臨著巨大的挑戰[2]。
基于物理學定律，工程師通過縮小芯片尺寸來提升其性能。作為一個實際問題，把芯片變得越來越小是非常困難的[3]。現在芯片設計已經將芯片各個組成部分之間的空間縮小到了十幾納米，但邏輯芯片的管腳數量不會因為芯片尺寸的縮小而減少，如何把百萬數量級的管腳按照邏輯關系連接好，是不得不面對的技術問題[4-5]。隨著制造工藝越來越復雜， 設計規則也越來越復雜。工藝每推進一個技術節點，后端布局布線的設計規則都會有兩到三倍增加，這給芯片設計和制造帶來很大的挑戰[6-7]。標準芯片單元作為最小的邏輯單元，在整個芯片上會被大量重復使用，所以標準芯片單元的設計顯得尤為重要。如果標準芯片單元的可連通性出現問題，將會導致布局布線無法滿足設計規則要求，甚至造成芯片斷路失效。本文介紹一種標準芯片單元可連通性的檢測方法，可以實現標準芯片單元庫的全覆蓋檢測，并模擬實際布局布線中的隨機場景來預測可能出現的問題，在實際應用中，取得了很好的效果。
1 影響標準芯片單元連通性的主要因素
標準芯片單元的管腳形狀和排列布局會影響芯片的可連通性。在標準芯片單元庫中，與門是一種使用最頻繁的標準單元。圖1(a)是與門的邏輯電路圖，有兩個輸入管腳和一個輸出管腳。在標準芯片單元的版圖上，對應的也有兩塊金屬用于輸入端的連接， 一塊金屬用于輸出端的連接，如圖1(b)。
在進行版圖設計時，版圖工程師會對版圖本身的設計規則進行檢查，同時預留管腳的外連空間。管腳的外連方法一般有兩種，一種是在管腳上打過孔，然后再用金屬層接出；另一種方法是把管腳做金屬層延伸，然后在通過跳層方法接出。不管采用哪種方法把管腳引出，在進行標準芯片單元版圖設計時，這些引出的金屬層都是不存在的，版圖工程師只能預估可能的接線方法來預留空間[8]。
影響管腳接線的設計規則主要有：金屬線與金屬線之間的距離、金屬端頭之間的距離、過孔被金屬層覆蓋的面積、跨層金屬之間的距離等。圖2(a)~圖2(c)是一些常見的設計規則。
設計規則比較復雜，有些場景需要考慮多個金屬之間的相互影響[9]。如果版圖工程師沒有能充分考慮到這些可能存在的場景，或者對設計規則的理解不充分，就有可能在實際連線中出現管腳不能被引出，或者管腳能夠被引出，但引線違反了設計規則。
在實際應用中，標準芯片單元有可能是緊挨著放在一起，這時候兩個單元的管腳就會相互影響。版圖工程師很能考慮這種情形，因為很難預測到哪些標準芯片單元會被放在一起。圖3是兩個標準芯片單元放在一起的場景。兩個輸入端管腳離得很近，而且都需要引出，引出線之間很容易觸發設計規則，如果預留的空間不足，就有可能造成管腳無法引出的情況。
2 標準芯片單元連通性檢測的思路
標準芯片單元是孤立的元器件，為了檢測芯片管腳的可連通性，需要把標準芯片單元連接一起，通過實際布局布線來檢測管腳設計的合理性。在標準單元設計初期，標準芯片單元的功能可能還沒有完善，數量也不足以組成一個真正的邏輯芯片[10]。同時做一個真正的邏輯網表和完成完整的數字后端，需要的時間也比較長，版圖工程師可能沒有經驗和時間來做這種測試。如果能夠簡單地把這些標準芯片單元連接起來，并做快速的布局布線，將會幫助工程師快速地檢測芯片管腳的連通性。
基于以上需求，本文用腳本產生一個網表，然后使用innovus的布局布線工具來模擬標準芯片單元的管腳連接情況。圖4是本方法的流程圖。
從標準芯片單元庫中任選兩個驅動單元和接收單元，用驅動單元來連接單元庫的標準單元，所有標準單元的管腳連接到接受單元。使用這種方法來產生隨機網表，其目的是遍歷標準單元庫的所有標準單元，保證每個標準單元的管腳都被連接。
使用這個隨機網表，在innovus平臺進行布局，通常布局的密度從小到大。先使用較小的布局密度，這時標準單元放在一起的幾率不大，可以檢查標準單元本身的連通性。然后逐步增加布局密度，這時標準單元放在一起的幾率增大，可以檢查標準單元之間的相互影響。
在布線階段，通過參數設置，來限制管腳連接的方向和位置，可以實現特定目的的測試。也可以通過設置參數來模擬實際芯片設計時的場景，比如，增大連接線的寬度，增加過孔的數量，添加靜電隔離線，等等，從而盡可能再現實際應用場景。
如果標準芯片單元的管腳連通性出現問題，innovus會在管腳處留下違規標記。我們可以根據違規標記找到對應的設計規則，對管腳的形狀進行分析，研究如何改進管腳的形狀來避免管腳引線觸發設計規則。如果芯片單元的管腳受空間限制，不能夠進行更改，則研究是否可能通過增加布局布線的約束條件來避免出現這些場景。
3 隨機網表的產生
隨機網表使用verilog語言描述，下面是一段連接關系的例子。
supply0 VSS；
supply1 VDD；
NR 01 (.A1(41)，.A2(VSS)，.ZN(01)，.A3(86) )；
AD 02 (.S(02)，.A(47)，.CO(03)，.B(44) )；
QD 03 (.CP(50)，.Q(04)，.D(71)，.DN(VDD) )；
ND 04 (.DN(83)，.CP(clk)，.Q(05)，.D(38)，.SDN(58) )；
RD 05 (.A1(72)，.A2(56)，.A4(12)，.ZN(06)，.A3(56) )；
用驅動單元的驅動端作為起點， 遍歷標準芯片單元庫里的標準單元，連接到驅動單元的驅動管腳上。當驅動單元驅動能力達到上限時，停止遍歷標準單元庫，把被驅動單元的管腳連接到接收單元上。再使用驅動單元作為新的起點，重復上面的步驟，生成新的連接關系。由于管腳之間的連接關系是隨機選取的，遍歷單元庫的次數越多，標準芯片單元被兩兩互聯的幾率越大。
在隨機網表中，驅動單元驅動多個標準芯片單元，這些連接沒有實際意義的邏輯關系，只是為了把芯片的管腳連接在一起。圖5是一個驅動單元驅動多個標準單元的例子。在布局后，這些標準芯片單元分布在芯片的各個角落，在布線后，被實體金屬線連接在一起。
4 重點芯片單元的選取
如果標準芯片單元的管腳設計對布局布線不友好，布線工具會把管腳連接上，同時留下違規標記；或者讓管腳懸空，同時留下管腳懸空標記。在布局布線后，通過布線工具留下的違規標記，可以找到有問題的標準芯片單元。
有些管腳的連接性問題是受它的周邊環境的影響，也就是說，這些管腳隨著它的周邊環境變化，有的時候出現連通性問題，有的時候又可以正常引出。innovus平臺提供了一個功能來統計標準芯片單元在芯片中出現的次數和出現連通性問題的頻率。表1是一個innovus報告的例子，報告中列舉了設計規則違規的標準單元的出現次數和違規頻率。違規頻率越高，表明這個標準單元越容易出錯。
由于標準芯片的組合非常多，窮舉所有的組合進行測試顯示不大現實。假如一個標準芯片單元庫有300個標準單元，每個標準單元在布局有4種翻轉狀態，也就是有1 200種芯片單元放置狀態。考慮兩個標準單元兩兩相鄰的情況，這些場景就有
超過100萬，而實際上每個標準單元周邊可以擺放8個標準單元， 那么就是
所以需要選取重點的標準芯片單元來進行測試。
在選取重點標準芯片單元時，設計規則和設計規則違規頻率是兩個重要的考慮因素。我們賦予設計規則類型不同的權重，如表2所示。
根據設計規則違規出現的頻率，來進行權重的修正。
根據重點芯片的權重，我們把權重大于0.1的標準芯片單元選取出來，生出更多的隨機網表來增加布局布線的場景覆蓋率。對于權重大于0.5的標準芯片單元，我們會生成特定的場景來檢測芯片單元放在一起時的連通性。
5 重點芯片連通性的檢測方法
對于重點芯片，我們通過遍歷芯片的擺放位置， 來檢測芯片周邊環境的影響。圖6所示，標準芯片單元繞Y軸翻轉，有兩個擺放狀態。如果兩兩相鄰的話，共有4種組合。
本方法遍歷所有的重點芯片單元，每種組合生成一個網表。在布局時，標準芯片單元兩兩相鄰。布線后檢查芯片管腳的連通性，如果Innovus檢查出有設計規則違規，則輸出設計規則違規報告文件，自動保存布線后的數據以備進一步分析使用。
6 芯片聯通性問題的處理
連通性問題通常是由不合理的管腳形狀引起。如圖7(a)所示，在使用過孔連接中間位置的管腳時，過孔會觸發過孔和相鄰金屬之間的設計規則。在使用金屬線連接中間位置的管腳時，如圖7(b)所示，則會觸發金屬線和金屬線之間的設計規則。
對上面這個管腳設計，有兩種改進方案，一種是把中間的這個管腳往下移動，或者增大管腳面積，這樣在用過孔連接管腳的時候，可以把過孔向下方挪動一些，以避免觸發過孔和金屬線之間的設計規則，如圖8(a)所示。或者如圖8(b)所示，把相鄰的管腳剪除一些，這個管腳往下引線的時候，可以避開金屬線端頭和金屬線之間的設計規則，同時這條引線可以和相鄰的金屬線保持一點距離，允許使用過孔往高層跳線。
如果管腳的連通性問題是由于兩個標準單元擺放在一起引起的，同時受限于版圖空間的限制，管腳的形狀無法改變。這時我們采用增加布局布線約束的方法來阻止這種場景出現。如圖9(a)所示，兩個標準芯片單元相鄰放在一起，中間兩個短的管腳無法被連接。通過增加布局布線的約束，在標準單元的邊界上增加約束條件，在布局的時候，不允許這兩個標準單元的邊界放在一起，從而留出大的空間來連接這兩個短的管腳。
7 本方法的優缺點和可能改進的方面
本方法可以快速地生成隨機網表，在標準芯片單元開發的早期階段，使用innovus平臺對標準單元的連通性進行檢測分析。本方法的優點在于簡單易用，標準芯片單元的連通性問題比較直觀，方便統計分析；缺點在于運算量比較大，無法實現場景全覆蓋測試，隨機網表比較大時，會出現無法布局布線的情況。可能改進的兩個方面：一是在產生隨機網表時，盡可能模擬實際的邏輯電路，避免出現不能布局布線的情形。二是優化實驗設計，在盡可能減少運算量的情況下，增加場景的覆蓋率。
8 結語
本文介紹了一種標準芯片單元可連通性的檢測方法，可以實現標準芯片單元庫的全覆蓋檢測，通過優化算法，可以在減少芯片測試工作量的前提下，實現90%以上的隨機場景再現。在標準芯片單元檢測中的實際應用中，有效地捕獲了標準芯片單元連通性的問題，通過和標準芯片單元庫廠商合作，改進了標準的單元版圖設計，從而提高的芯片設計的效率和芯片的制造良率。
參考文獻
[1] Zhang Defu，Li Xianling，Rui Dawei，et al.Key technology progress of optomechanical systems in 193 nm projection objective[J].SCIENTIA SINICA Technologica，2017，47(6)：565-581.
[2] Wu Jun，Yao Yao，Lu Xiqun，et al.Research progresses of dynamic random access memory devices[J].SCIENTIA SINICA Physica, Mechanica & stronomica，2016，46(10).
[3] Han Genquan，Zhang Chunfu，Zhang Jingcheng，et al.Non-Silicon microelectronics：Germanium and Germanium-Tin field-effect transistors[J].SCIENTIA SINICA Physica，Mechanica & Astronomica，2016，46(10).
[4] 楊會平，蔡琰，施建安.16 nm FinFET工藝信號EM問題的分析和解決[J].電子技術應用，2017，43(8).
[5] 高華，李輝.55 nm 14 nm工藝下基于CUPF的數字IC低功耗物理設計[J].電子技術應用，2017，43(9).
[6] 王仁平，魏榕山，高揚標，等.優化芯片面積的標準單元庫改進[J].福州大學學報：自然科學版，2017(1)：98-101.
[7] WEI T J C，Yang Du，ANDREW B K，et al.BEOL stack-aware routability prediction from placement using data mining techniques[C].2016 IEEE 34th International Conference on Computer Design(ICCD) Pages：41-48.
[8] Mohamed Tantawy，Rafik Guindi，Mohamed Dessouky，et al.Parameterized test patterns methodology for layout design rule checking verification[C].2015 IEEE International Conference on Electronics，Circuits，and Systems(ICECS) Pages：588-591.
[9] Vinay Vashishtha，Ankita Dosi，Lovish Masand，et al.Design technology co-optimization of back end of line design rules for a 7 nm predictive process design kit[C].2017 18th International Symposium on Quality Electronic Design(ISQED)Pages：149-154.
[10] LAWRENCE T C，Vinay Vashishtha，DAVID M H，et al.Design flows and collateral for the ASAP7 7nm FinFET predictive processdesign kit[C].2017 IEEE International Conference on Microelectronic Systems Education(MSE).Pages：1-4.
作者信息：
劉 淼
(上海楷登電子科技有限公司，上海201204)