全球首次成功將集成穩(wěn)壓器內(nèi)置于3-D芯片底部，據(jù)IBM和哥倫比亞大學研究員表示，目前正在ISSCC（International Solid State Circuits Conference，國際固態(tài)電路會議）上證明硅中介層內(nèi)含磁性電感器的必要性和可行性。

在將磁性電感器置于3-D芯片底部，其過程展示了如何將平時設計中認為體積較大的分立元器件--穩(wěn)壓器被集成到其他CMOS設計流程中。盡管TSVs和其他穩(wěn)壓器元件沒在其中，但其示范性概念驗證展示了位于硅中介層的穩(wěn)壓器如何成功被集成到未來的3-D芯片中。

“我們目前已經(jīng)完成了這一步，那就是將功率電感器放到我們所說的2.5-D硅中介層中，請注意目前由于TSVs技術的缺失，這里嚴格來說并非3-D”，哥倫比亞大學Ken Shepard教授指出，“下一步我們將致力于突破完成真正意義上的3-D堆疊芯片，即芯片內(nèi)部的硅中介層將不但內(nèi)置功率電感器，而且也包含傳動系統(tǒng)。該傳動系統(tǒng)主要完成晶體管控制功率電感器從而使電流通過中介層傳送到達芯片頂層的CMOS器件中。”

目前的穩(wěn)壓器和其他分立器件一樣，和分立IC芯片被一起焊接到PCB板上，與芯片插腳連接到一起，由板上的配電網(wǎng)絡電路芯片封裝插腳提供足夠大的電流來進行驅動。因此，電源的損耗和完整性成為設計思量的兩大令人頭疼的問題。盡管如此，隨著穩(wěn)壓器置于3-D芯片的時代即將到來，未來的具有自動調(diào)整的3-D CMOS芯片將容許這些低壓高電流的電路回路存在，其內(nèi)部會產(chǎn)生相應的負載來改善整體能效，將達到20%。

未來置于硅中介層的穩(wěn)壓器也會根據(jù)智能節(jié)能技術的需求為現(xiàn)代處理器和存儲芯片提供相應的電壓。比如，通過控制電壓和頻率使之匹配于工作負載的電流。該研究者宣布集成穩(wěn)壓器（IVR）將能在未來的CMOS芯片中實現(xiàn)納秒級響應，而目前芯片外的穩(wěn)壓器只能實現(xiàn)微秒級的響應，將在多核處理器中通過轉換電感來完成電壓轉換中，起到平衡工作負載的作用。

通過哥倫比亞研究設計，并由其合作伙伴IBM對芯片進行封裝，宣布該IVR技術將為其全國數(shù)據(jù)中心節(jié)省了270萬美元的電力成本。