基于鎖相環(huán)的倍頻電路廣泛應(yīng)用于通信電路中[1]，主要有整數(shù)N頻率綜合器和分數(shù)N頻率綜合器兩種。整數(shù)N頻率綜合器利用分頻器實現(xiàn)間接倍頻，允許以數(shù)字形式調(diào)節(jié)輸出頻率，使其以參考頻率為增量改變[2]；分數(shù)N頻率綜合器分頻值在整數(shù)值間抖動，可以實現(xiàn)非常高的頻率精度[3]。分頻器是倍頻電路的重要組成部分。
    可編程遞增或遞減計數(shù)器可作為分頻器[4-5]，然而這種辦法在大多數(shù)情形下是不切實際的。例如，基于硬件復(fù)用的導(dǎo)航芯片倍頻電路最高工作頻率通常為C/A碼率的數(shù)千倍，相應(yīng)的分頻系數(shù)需要10 bit(甚至更多級數(shù))計數(shù)器實現(xiàn)。
    然而，如此復(fù)雜且工作在數(shù)千兆赫茲的數(shù)字電路難以實現(xiàn)，即使能夠?qū)崿F(xiàn)如此高的工作頻率，其功耗也驚人。而吞脈沖分頻器在射頻應(yīng)用中被證明高效且可靠[6]，同樣可被應(yīng)用于基帶數(shù)字集成電路中。本文設(shè)計的雙模吞脈沖分頻器可以滿足倍頻電路的需要。


    這樣輸出頻率可達到輸入頻率的任意整數(shù)倍。

2 基于Simulink雙模吞脈沖分頻器
    以14 bit分頻器為例，預(yù)分頻器的分頻值分別為64和65，14 bit計數(shù)器可由6 bit和8 bit異步計數(shù)器代替，因為這兩個計數(shù)器的工作頻率分別為14 bit計數(shù)器的1/64，其數(shù)字電路的復(fù)雜度和功耗得以降低。
    預(yù)分頻器由divide by 4/5模塊和4 bit異步計數(shù)器構(gòu)成。Divide by 4/5模塊根據(jù)輸入信號mode在4/5之間切換，進而實現(xiàn)預(yù)分頻器的分頻值在64/65之間的切換。
    吞脈沖分頻器Simulink模型由預(yù)分頻器、6 bit計數(shù)器和8 bit計數(shù)器以及模控制器等組成。模控制器采用Stateflow實現(xiàn)，根據(jù)兩個輸入信號的邊沿跳變完成mode值的轉(zhuǎn)換，初始狀態(tài)下mode值為1，如圖2所示。當(dāng)mode為1時，輸入頻率由雙模預(yù)分頻器進行65分頻，同時6 bit計數(shù)器和8 bit計數(shù)器均開始計數(shù)，當(dāng)6 bit計數(shù)值為64時將產(chǎn)生一個下降沿使mode值從1變?yōu)?，預(yù)分頻器進行64分頻，6 bit計數(shù)器禁止計數(shù)，這時僅8 bit計數(shù)器在計數(shù)，當(dāng)8 bit計數(shù)器計數(shù)值為256時生成復(fù)位脈沖，使兩個計數(shù)器復(fù)位，而mode值恢復(fù)為1時開始新的循環(huán)。

    fout=1/6 448 fin，圖3為吞脈沖分頻器的仿真圖，從上至下分別為分頻器②輸出值、端口1的邊沿信號、mode值、端口2的邊沿信號、吞脈沖分頻器輸出頻率。可以看出分頻器能夠正常完成預(yù)分頻、計數(shù)、mode值轉(zhuǎn)換等功能。

3 基于FPGA的雙模吞脈沖分頻器
    采用Verilog語言分別實現(xiàn)預(yù)分頻器、分頻器①、分頻器②以及雙模吞脈沖分頻器。預(yù)分頻器的仿真波形如圖4所示，預(yù)分頻器能夠根據(jù)mode值的不同實現(xiàn)預(yù)分頻。圖5是吞脈沖分頻器的仿真波形和代碼，從仿真波形可以看出，分頻器能夠根據(jù)mode值正確完成雙模分頻功能。圖6為寄存器傳輸級網(wǎng)表。

      本文分析了雙模吞脈沖分頻器的工作原理，并分別采用Simuink和FPGA實現(xiàn)了吞脈沖分頻器。實驗結(jié)果表明，該分頻器能夠正確完成分頻功能，滿足設(shè)計要求。
參考文獻
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