??? 摘 要： 針對短波窄帶信號的實時處理需求，設計實現了一種基于軟件無線電思想的短波多路并行處理系統。該系統采用四片高性價比DSP處理器，并行實時處理四路短波信號；采用一片高性能的FPGA，實現全局控制和協處理工作，具有完全可重復編程和配置功能。在此基礎上，開發了FPGA程序和主機應用程序，實現了基于DSP的短波PSK信號解調算法。通過在軟件無線電接收系統中的實際應用，證實系統使用靈活、性能優良。
關鍵詞： 軟件無線電；數字信號實時處理；TMS320C6711D；DFPLL
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軟件無線電的基本思想是把硬件作為無線通信的基本平臺，通過軟件實現盡可能多的功能。本文基于軟件無線電的思想，應用PCI總線協議設計實現了一種短波多路并行處理系統。該系統硬件體積小、成本低，集信號采集和處理于一體，能夠并行實時處理四路短波信號；DSP軟件加載靈活方便，用戶可以根據需求加載不同的軟件算法，符合軟件無線電開放化、標準化、模塊化的基本要求[1]，具有較強的實用性和靈活性，可以廣泛應用于短波通信、數字信號實時處理等領域。
1 系統硬件設計與實現
系統硬件結構如圖1所示。系統硬件采用四DSP+FPGA架構，從功能結構上分為以下幾個部分：運放和A/D采樣模塊、FPGA模塊、多DSP模塊、PCI接口模塊、存儲器模塊等。運放和A/D采樣模塊完成信號放大和模數轉換；FPGA控制管理系統上的各種資源，并為外部接口提供訪問的控制時序；多DSP模塊完成短波中頻數字信號的實時處理；PCI接口模塊完成主機與系統之間的通信和數據傳輸。
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1.1 運放和A/D采樣模塊
運放的選型基于以下幾點考慮：頻率響應范圍、多通道和單電源供電。經過比較，最終選用ADI公司的低功耗、四通道運放AD8544。
A/D采樣芯片是系統中一個重要的組成部分。本系統對A/D采樣芯片的要求有三點：采樣率、分辨率和通道數。經過選型，A/D采樣芯片采用AD7654[2]，它是ADI公司推出的低功耗、雙通道、電荷再分布式A/D轉換器，最高采樣頻率500 kHz。設計采樣時鐘時，由高穩晶振產生穩定度高達10-8、頻率為10 MHz的時鐘，經過專用的時鐘倍頻芯片ICS501，將時鐘倍頻到20 MHz，同時提高了時鐘驅動能力。該時鐘經過FPGA內設計的分頻電路后送給A/D轉換器，作為轉換時鐘，因此通過對FPGA編程可以靈活改變A/D轉換器的采樣頻率。短波中頻模擬信號送入A/D轉換器進行16 bit采樣量化，輸出模式分為串行和并行兩種，本文采用并行輸出模式。由于FPGA的I/O接口電平為3.3 V，A/D輸出接口電平設計為3.3 V。
1.2 FPGA模塊
FPGA選用Altera Cyclone II 系列的EP2C35F484C6N芯片，該芯片內部有33 216個邏輯單元，能夠根據需求完全重新配置，是一款高性能、高密度的可編程邏輯器件。它的管腳支持大部分的標準接口電平，能夠方便地與多種外部接口互連，實現高速的數據I/O，另外還提供了其他資源，方便開發者根據需要設計出更多的功能模塊。
1.3 多DSP模塊
短波中頻信號的實時處理對處理器的處理速度提出了很高的要求，因此，DSP作為系統的核心信號處理單元，需要選擇處理能力強的芯片。考慮到芯片的性價比，DSP選用TI公司的TMS320C6711D[3]。TMS320C6711D最高工作頻率250 MHz，是一款高性價比16位浮點型DSP。其內核電壓1.2 V，I/O電壓3.3 V。I/O方面，該器件提供了16個獨立通道的增強型DMA控制器、一個32位的外部存儲器接口(EMIF)、一個16位的主機口(HPI)、兩個32位的通用定時器(TIMER)和兩個多通道緩沖串口(McBSP)。FPGA和四片DSP 之間采用星型網絡結構設計，兩片A/D的4路輸出和四片DSP之間可以兩兩任意結合，每片DSP獨立處理一路信號，四片DSP可同時實時處理四路信號；多片DSP也可以通過不同分工，處理同一路信號。因此該結構使用靈活、處理能力強。
1.4 PCI接口模塊
目前常見的PCI接口電路實現方案主要有以下三種：采用可編程邏輯器件的IP核、采用部分可編程的PCI接口芯片、采用專用的接口芯片。其中，IP核價格昂貴，部分可編程的半定制PCI接口芯片開發成本高且控制復雜。相比之下，采用PLX公司專用的PCI-IO橋接器PCI9054實現PCI接口電路，該芯片應用廣泛，具有很高的性價比。后續設備驅動程序的開發與局部總線接口模塊的設計均以PCI9054的工作機理為基礎，所以它是系統的一個很重要的組成部分。
PCI9054的主要特點如下：內部具有兩個獨立的可編程DMA控制器；支持復用/非復用的32位地址/數據；PCI總線端支持32位/33 MHz，本地總線端最高時鐘50 MHz，最高傳輸速率132 Mb/s。
1.5 其他模塊
高精度高穩定性的電源是系統正常工作的關鍵，因此電源芯片的選型顯得尤為重要。系統中需要5種電源：1.2 V、2.5 V、3.3 V、5 V和12 V，其中5 V和12 V由PCI總線提供，1.2 V由TPS54612提供，2.5 V由AD780提供，3.3 V由TPS54616提供。由于TMSC320C6711D要求內核電壓不遲于I/O電壓上電，因此1.2 V和3.3 V電源之間采用肖特基二極管進行隔離。
存儲器模塊選用存儲容量為512 Mbit的同步RAM-MT48LC16M16A2。
2 系統軟件設計與實現
系統中的四片DSP是獨立并行工作的。A/D采樣后的數據直接送給FPGA。一方面，FPGA通過DSP的HPI口將每路數據分別送至對應的DSP，DSP處理完畢后通過McBSP口傳回FPGA，FPGA中設計的合路模塊，采用輪詢機制將四路信號合并成一路，通過PCI接口傳送至主機；另一方面，A/D采樣數據也可以不經過DSP處理，直接通過PCI接口傳送至主機。根據系統的工作方式和功能，系統軟件分為幾個模塊，下面加以介紹。
2.1 4DSP復位及程序引導加載
系統的主要特點是四片DSP獨立并行工作，因此系統中四片DSP的復位初始化、程序引導加載等環節的設計是一項十分重要的工作。
系統中設計了三種DSP復位方式：按鍵復位、看門狗復位和FPGA復位。按鍵復位和看門狗復位屬于硬件復位，FPGA復位屬于軟件復位。看門狗只在DSP工作異常或電源工作異常時，自動復位DSP。用戶可以根據需要，靈活選擇不同的DSP復位方式。每片DSP的復位都是獨立的，任何一片DSP復位不影響其他DSP的正常工作。
DSP程序的引導采用HPI口引導方式，設計流程如下：首先將編譯好的DSP程序通過仿真器下載到DSP內存，主機依次通過PCI通道、FPGA模塊和DSP的HPI口將DSP內存讀取到主機存盤，DSP工作時只需將該存盤文件通過PCI通道加載至DSP內存，然后向HPIC寄存器的DSPINT位寫1，DSP程序即可從地址0處開始運行。與一般采用的DSP程序從Flash啟動方式相比，該方式具有以下優點：
(1)省掉了Flash芯片，降低了成本，減小了系統硬件面積；
(2)DSP程序的更新方式與通過仿真器下載程序并對Flash編程的方式相比更方便快捷，因此該方式很好地體現了軟件無線電的特點。
調試過程中發現，該下載方式存在以下問題：如果DSP程序使用DSP/BIOS，用仿真器將編譯好的DSP程序下載到DSP內存，讀取內存后存盤，使用時直接加載文件，程序即可正常啟動；如果沒有使用DSP/BIOS，按照上述步驟加載DSP程序，程序加載后不能正常運行。通過大量實驗找到了原因：帶DSP/BIOS的DSP程序在地址0處有一條跳轉指令，程序從地址0啟動之后，會自動跳轉到通過仿真器下載程序后程序指針所指向的首地址c_int00。而研究發現不帶DSP/BIOS的DSP程序沒有該跳轉指令。因此如果使用不帶DSP/BIOS的DSP程序，應該首先建立一個中斷向量表文件，在開始位置添加跳轉指令，然后在cmd文件中定義中斷向量的內存映射從地址0處開始，這樣程序通過引導加載后才能正常運行。
2.2 FPGA接口邏輯
平臺上所有數據流的交互、A/D和DSP的工作方式全由FPGA控制。針對要實現的功能，FPGA的接口邏輯分為以下幾個部分：PCI接口時序模塊、地址譯碼模塊、A/D控制模塊、DSP引導加載模塊、DSP內存讀取模塊、A/D與多DSP互聯模塊、McBSP輸出模塊、合路模塊。FPGA內部邏輯框圖如圖2所示。其中合路模塊采用狀態機輪詢機制，狀態轉移圖如圖3所示。
為了避免數據的丟失，理論上，DSP對應的FIFO的讀時鐘最小應等于寫時鐘的4倍，本文取為8倍，保證了四片DSP處理完的數據安全有序地傳送至主機。
2.3 PCI設備驅動程序
驅動程序的基本功能是對設備進行識別和初始化，對內存和I/O端口進行操作，對中斷進行設置、響應和調用等，從而實現PCI總線上的數據控制[4]。本系統中，PCI設備的驅動程序由PLX公司的軟件開發包(SDK)提供。
2.4 主機應用程序
主機應用程序完成系統所有的控制及主機與系統的交互工作，主要功能包括：控制A/D工作模式和采樣時鐘、選擇數據通道、讀取DSP內存、加載DSP程序、設置DSP程序相關參數、顯示星座、判決存盤等。主機應用程序的開發基于PLX SDK提供的API DLL，實際應用時和DSP的應用程序需進行任務協調。
2.5 基于DSP的PSK信號解調程序
針對短波中頻信號的特點，基于DSP的PSK信號解調程序采用了如下幾種關鍵技術：數字AGC、基于判決反饋環的載波同步(DFPLL)、Gardner符號同步和基于CMA的盲均衡。其中DFPLL的基本思想是：由于在碼元同步點附近，信號的碼間串擾最小，因此對于每個碼元，利用碼元同步附近的采樣點計算碼元的相位，并根據基帶信號碼元的相位特點，計算出參考載波與信號載波的差值，利用此差值調整VCO的相位，從而進行載波恢復。由于DSP選用的是浮點型，因此信號處理算法很容易在DSP上實現。
經過實際工作測試，上述各個軟件模塊較好地達到了設計的效果。
3 系統測試方案及結果
搭建如圖4所示的測試環境。
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由于信號源有限，本方案只測試兩個通道。信號發生器采用安捷倫E4434B和E8267D，短波前端模塊負責將短波射頻信號下變頻至中心頻率為12 kHz的中頻信號。其中E4434B參數設置如下：信號類型8PSK，載頻12 MHz，符號速率1 500 S/s(samples per second)；E8267D參數設置如下：信號類型QPSK，載頻15 MHz，符號速率2 400 S/s。信號發生器輸出信號幅度統一設置為-25 dBm，系統中A/D采樣頻率設置為96 kHz。
測試時，首先對信號發生器按照上述參數進行設置，然后啟動系統主機程序，對A/D工作模式和采樣時鐘進行如上配置。在此基礎上，進行如下兩項測試。
3.1 信號采集實測
通過A/D數據通道直接采集經A/D采樣后的數據，將采集到的數字化中頻信號存盤，使用CoolEdit Pro軟件進行回放，分析數據的波形和頻譜，檢驗采集效果。
信號時域波形如圖5所示，信號頻譜如圖6所示。從時域波形可以看出：QPSK存在明顯的倒?仔現象。從頻譜可以看出：采樣信號信噪比為50 dB，中心頻率為12 kHz，帶寬為2 400 Hz。測試結果證明：經過運放、A/D變換、FPGA以及PCI接口的傳輸，系統可以準確采集到中心頻率為12 kHz的短波中頻信號。
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3.2 信號解調和系統整體性能實測
通過主機程序選擇DSP處理后的數據通道，分別設置兩片DSP的解調參數、加載DSP解調程序并運行。主機程序界面顯示的信號星座圖如圖7所示。
從星座圖可以看出：基于DSP的PSK信號解調程序性能較好。信號發生器采用預設的基帶數據流，對I/Q數據判決存盤后檢測誤碼率為0。
本文采用多片DSP和FPGA相結合的方法，設計并實現了一種基于軟件無線電思想的短波多路并行處理系統。該系統具有完全可重復編程和配置功能，通過加載不同的DSP程序，實現對不同制式和不同規格信號的采集和處理。不僅功能配置和參數變化十分靈活，而且系統性能的升級和提高也十分方便，可適應于不同短波信號環境需求；同時系統硬件采用PCI插卡式設計，體積小、成本低，能夠并行實時處理四路短波信號，具有很高的性價比。因此該系統在短波通信和數字信號實時處理領域具有較好的應用前景。
參考文獻
[1] 楊小牛，樓才義，徐建良.軟件無線電原理與應用[M].北京：電子工業出版社，2001.
[2] 16-Bit，500 kSPS PulSAR Dual，2-Channel，Simultaneous Sampling ADC AD7654.Analog Devices，2005.
[3] TMS320C6711D FLOATING-POINT DIGITAL SIGNAL?PROCESSOR.Texas Instruments，2006.
[4] 李貴山，陳金鵬.PCI局部總線及其應用[M].西安：西安電子科技大學出版社，2003.