1 電路系統設計
數字中頻調制解調系統以Ahera公司的FPGAEP3SE110為核心，來實現中頻調制解調系統中MSK數字調制解調、擴頻解擴、信噪比估計和RS編譯碼等數字信號處理功能。并在其外圍加上TMS320C6416 DSP協處理器完成與信息處理器的信息處理和擴跳頻圖樣管理，采用AD9233完成模擬中頻到數字信號的轉換，采用AD9957將調制后的MSK數字信號轉換成70MHz的模擬中頻，系統總體框圖如圖1所示。
1.1 TMS320C6416的內部結構
在本系統中，采用了一片TMS320C6416A8作為協處理器，處理外界接收到的各種通信消息，完成格式的轉換、信息預處理、端機運行控制，擴跳頻圖樣計算與管理等功能。TMS320C6416是TI公司推出的TMS320C6000系列中的定點的高速DSP芯片，它采用超長指令字體系結構，CPU時鐘頻率最高可達到1GHz時，其運算能力最高支持8條指令并行執行，定點處理能力最高可達8GIPS。它有64個相互獨立增強的可編程E-DMA通道，可獨立于CPU進行工作，以CPU時鐘速率進行數據吞吐。DSP在上電時根據相應管腳的狀態確定Boot模式、工作頻率。TMS320C6416有三種上電自舉方式：No Boot引導、HPI引導與ROM引導。DSP在復位時檢測BEA[19：18]引腳電平狀態來確定采用何種Boot模。TMS320C6416T的PLL系數選擇由引腳CLKMODE1和CLKMODE0決定，復位時系統檢測這兩個引腳的狀態，根據這兩個引腳的狀態，決定選擇不同的PLL系數，有BY-PASS方式、×6方式、×12方式、×20方式。本板選用40MHz的外部晶振時鐘輸入，PLL的倍頻系數設為20倍，CPU的系統時鐘運行在800MHz。
1.2 外部存儲器
1.2.1 EMIFA與SDRAM的接口
TMS320C6416片內有1MB的內部RAM存儲器，而用于通信消息格式轉換的程序需要500KB的存儲空間，還需要1MB的數據存儲空間，其片內存儲器不能滿足以上程序運行和數據處理的需要，因此電路系統擴展了大容量的SDRAM以存放相關的數據以及程序。
基于以上需求，DSP外部SDRAM采用1片Micron的MT48LC8M3282 8M×32映射到EMIFA總線的CE0外部存儲空間。Micron的MT48LC8M3282是86-pin TSOP的CMOS同步DRAM，最高工作頻率(處理速度)為166MHz(5.5ns)。SDRAM設備時鐘始終控制在CPU時鐘速率的1/6，即當CPU芯片以800MHz運行時，SDRAM以133MHz運行。
1.2.2 EMIFB與程序FLASH的接口
FLASH存儲器是在EPROM和E2PROM的基礎上發展起來的一種非易失性存儲器，在掉電情況下仍能保證數據不丟失，并能夠在線實施擦除和再編程操作。在TMS320C6416的應用程序的開發中，程序代碼或數據表是要保存在FLASH或其他非易失存儲器中，以保證掉電時代碼仍在，程序在加電復位后自動運行。TMS320C6416的EMIFB通過異步接口可以支持8位FLASH配置。要實現TI公司TMS320C6416的外部ROM自舉，8b的ROM/FLASH存儲器必須配置在TMS320C6416的EMIFB總線上的CE1空間。本系統使用的程序FLASH芯片為Spansion公司S29GL256P，該FLASH芯片是一種存儲量32M×8b的閃速存儲器，存取時間為90ns，能夠在線擦除，并能在大多數標準的微處理器總線上通過特殊的編碼命令序列編程。為了方便以后FPGA和DSP程序的遠端動態更新，本系統采用了FPGA和DSP共享FLASH的方式，當DSP收到上位機更新程序的命令后，通過更新FLASH中相應段的內容，來更新相應FPGA或DSP程序。
1.2.3 EMIFA與FPGA雙口RAM的接口
在本系統中，為了實現并行處理，需要實現DSP與FPGA之間的數據通信，考慮到數據交換的處理速度和軟件編譯的難易程度，本系統采用FPGA內建雙口RAM的方式實現這一功能，具體的實現方式采用中斷方式，當DSP收到上位機通過高速LVDS傳來的下時隙發送數據命令后，將下一時隙要發射的數據和計算好的擴跳頻圖樣，放到與FPGA通信的發射數據單元雙口RAM內，向FPGA內控制模塊雙口RAM寫中斷命令，FPGA收到中斷后，跟據內部的時隙控制信號，完成RS編碼，MSK數字調制，頻合控制，將基帶調制數據送給AD9957，產生70MHz模擬調制信號，送給上變頻單元。當DSP收到上位機傳來的下時隙接收數據命令后，將下一時隙偽碼和跳頻圖樣計算好后，通知FPGA，FPGA根據AD9233采樣信號進行同步捕獲、解擴、解跳、譯碼，將解調譯碼后的信息送到與DSP通信的接收數據單元雙口RAM后，給DSP產成中斷信號，這個中斷信號使DSP完成一次EDMA傳輸，EDMA傳輸完成后，DSP發出中斷清除命令，并將接收到的信息報給上位機，從而完成一次完整的數據發送和接收。
1.3 FPGA模塊
本系統中采用了Altera公司的StrixⅢ系列EP3SE110作為核心處理器，完成了數字中頻MSK調制解調、RS編譯碼、CRC校驗碼、信號信噪比估計、頻合控制、收發通道自檢控制、收發延時測量、TOA測量、各種時隙信號產生和對外600 MHz高速LVDS串行通信等功能。StrixⅢ系列FPGA是Altera公司具有全新構架的高密度產品。它采用65 mm工藝，與StratixⅡ相比，器件的邏輯密度是前者的2倍，功耗降低了50%，性能提高了25%。本設計采用的EP3SE110芯片，片上LVDS總線最高速率可以達到1.25 Gb/s，該芯片集成有106 500 LE，896個18×18乘法器，16個全局時鐘網絡，88個等效LVDS通道，片上RAM達到9 Mb的容量。FPGA的加載方式采用FPP方式，加載時序控制由CPLD來完成。600 MHz高速LVDS采用FPGA內部的SERDES來完成，為保證數據高效可靠的傳輸，數據傳輸采用8b10b編碼。
1.4 D/A模塊
D/A采用AD9957。AD9957是具有18位I，Q數據通路和14位DAC的1GSPS正交數字上變頻器。它在單片上集成了高速直接數字頻率合成器(DDS)、高速14位數模轉換器、時鐘乘法器電路、數字濾波器以及其他DSP功能。AD9957有3種工作模式：正交調制模式、單頻輸出模式、插值DAC模式。
本系統中MSK調制方式采用正交調制，AD9957在正交調制模式下主要設置的工作參數有時鐘倍頻、頻率控制字、內插因子、D/A輸出增益控制等。時鐘倍頻：AD9957的系統時鐘頻率=輸入時鐘頻率×倍頻。系統的載波是由DDS提供的，其工作時鐘等于系統時鈍。根據抽樣與恢復定理，DDS的工作時鐘至少要兩倍于載波頻率，才有可能產生完整的載波信號。一般情況下，為使DDS產生的載波更為穩定，其頻率要小于系統時鐘的40%。為了保證輸出信號的頻譜質量，本板的800MHz系統時鐘直接由時鐘綜合器產生。AD9957內部鎖相環采用旁路方式，內插濾波器系數設為5，產生與外部基帶調制數據同步的80MHz時鐘PDCLK。
1.5 A/D模塊
A/D部分的設計采用ADI公司的AD9233和差分放大器AD8352配合使用，進來的70MHz模擬中頻信號先經過AD8352放大后再送給AD9233進行處理，AD9233可以在70MHz輸入頻率下提供85dBc的SFDR性能，通過SPI或硬件連接，采樣后的數據可以輸出為二進制補碼、偏移碼和格雷瑪。ADI公司的AD8352低失真放大器可以用于單端轉差分輸入，來緩沖和與多種12b，14b和16b的高速模數轉換器接口。AD8352可以在頻率為180MHz時達到一個高達80dB的無雜散動態范圍，差分放大器的增益范圍在0～24dB之間，可以按照單晶體管要求進行調節。
1.6 CPLD模塊
CPLD采用Altera公司的MAXⅡ系列的EPM2210F324來實現系統電源上電順序控制電壓監測、軟件看門狗、時鐘綜合器的配置和FPGA與DSP的程序加載等功能。具體實現如下：系統上電時根據系統電源上電要求，控制電源模塊加電使能端來控制上電順序。通過電壓監測芯片，對系統電壓異常進行監測，根據異常情況進行系統復位或切斷電源。通過內建計數器，實現軟件看門狗功能，軟件看門狗可以通過DSP使能打開或關閉，以方便系統調試。系統正常上電后通過SPI配置時鐘綜合器，產生系統所需的時鐘。時鐘配置完成后，CPLD控制FPGA采用FPP方式從FL-ASH中加載程序，當FPGA加載成功后，根據FPGA的配置引腳CONFIGDONE狀態，將FLASH控制權交給DSP，控制DSP完成程序的加載。
1.7 時鐘和電源模塊
實現數字中頻調制解調系統的時鐘電路設計如下：板內40MHz恒溫晶振與外部供給的10MHz原子鐘通過時鐘綜合器ADI公司的AD9522做雙時鐘切換、主備時鐘備份，CPLD根據需要配置時鐘綜合器生成DSP與FPGA的40MHz工作時鐘、AD9233的40MHz或80MHz采樣時鐘、AD9957的800MHz輸入時鐘。電源采用凌特公司的LTM4600產生FPGA和DSP的I/O電壓3.3V和FPGA的核電壓1.1V，采用凌特公司的LT1764產生FPGA的2.5V電壓，采用TI公司的TPS54310產生DSP的核電壓1.2V，用凌特公司的LT1764產生AD9233的模擬電源1.8V和AD9957的模擬電壓3.3V。
2 軟件設計
2.1 MSK數字擴頻調制
根據理論分析，MSK可以看作是具有正弦加權的OQPSK，系統采用具有正弦加權的OQPSK的調制方案，原理框圖如圖2所示。
在硬件電路實現時，MSK基帶調制(圖中實線部分)在FPGA中實現，當接收到系統的發送允許St_TCLK時，啟動MSK基帶調制，從RAM中讀取發送信息數據，從低位開始進行差分編碼、根據消息和偽碼進行偽隨機擴頻，將擴頻后的數據進行串并變換、正余弦加權運算，之后將正余弦加權后數據送給D/A處理。中頻調制(圖中虛線部分)采用AD公司的帶D/A轉換的正交數字上變頻器AD9957完成，AD9957可以實現數據的內插濾波、正交上變頻、D/A轉換輸出等功能，本系統設置中頻頻率為70MHz。
由于基帶MSK調制就是對并行的兩路數據進行正弦加權，即每個比特對應于周期為fb/4的半個的正弦波形，根據0/1選擇不同的相位，因此在具體實現中，可以采用查找表的方法，根據內插系數先產生半個波長的正弦波信號數據進行存儲，在調制時根據數據選擇輸出不同相位的半個周期正弦波形。
圖3表示的是在板運行時，在QuartusⅡ的在線邏輯分析儀SignalTap上采集的MSK基帶調制波形，其中Ldata為I路調制數據。
2.2 MSK數字解擴解調
本板的信息解調采用解擴解調一次完成的方案：即在系統完成捕獲和同步的情況下，利用擴頻碼的相關性，通過相關運算，解出信息，因此系統接收方案就歸結為如何對相關峰進行捕獲的問題。
由于本系統的信號帶寬為5MHz，因此可以根據欠采樣理論，對70MHz模擬中頻信號進行40MHz欠采樣；根據數字信號處理理論，對70MHz模擬中頻信號進行40MHz采樣，相當于一次下變頻，將頻譜搬移到10MHz的載頻上，通過本地的10MHz的NCO，對采樣后的信號進行數字正交下變頻，采用低通濾波器，濾掉高次諧波分量，變為基帶信號后，在與本地的PN碼所對應的MSK基帶信號進行基帶復相關運算，運算后的實部與虛部的模值就是最大相關峰值。基帶復相關原理框圖如圖4所示。
圖5為根據基帶復相關原理，在板運行時解出的相關峰，根據實際測試結果，該方法完全可以滿足系統的指標要求，并具備一定的抗多徑和多普勒頻偏的能力。
3 結論
通過采用DSP+FPGA的方案構建的中頻調制解調系統能夠更好地完成中頻調制、解調、編譯碼、擴頻解擴和消息預處理等功能。將對時序要求嚴格的算法放到FPGA中實現，系統控制和消息預處理由DSP來完成，這樣使得系統調試更加方便。通過該系統還可以實現QPSK。16QAM等其他多種調制方式，通過DSP對FPGA的不同配置，實現信號不同調制解調方式的切換，來實現中頻意義上的軟件無線電。