建立時間(tS)是相對于DAC時鐘跳變，數(shù)據(jù)必須達到有效的邏輯電平的時間。保持時間(tH)則定義了器件捕獲/采樣數(shù)據(jù)后允許數(shù)據(jù)發(fā)生變化的時間。圖1給出了相對于時鐘上升沿的建立和保持時間。特定器件的時鐘信號有效邊沿可能是上升/下降沿，或由用戶選擇，例如MAX5895 16位、500Msps、插值和調(diào)制雙通道DAC，CMOS輸入。


圖1. 相對于時鐘信號上升沿的建立和保持時間

采用CMOS技術設計的數(shù)字電路通常將電源擺幅的中間值作為切換點。因此，時間參考點定在信號邊沿的中點。圖1波形標明了器件在典型條件下的建立和保持時間。注意此時定義的這兩個參數(shù)均為正值，但在建立或保持時間出現(xiàn)負值時將會令人迷惑不解。

MAX5891 600Msps、16位DAC為這一中間值狀態(tài)提供了很好的學習實例。該器件的建立時間為-1.5ns，而保持時間為2.6ns。圖2給出MAX5891的最小建立時間。注意，實際應用中，數(shù)據(jù)通常在采樣時鐘跳變后發(fā)生變化。圖3給出了相同器件的最小保持時間。


圖2. MAX5891的最小建立時間


圖3. MAX5891的最小保持時間

為滿足這些是需要求，用戶需要分析數(shù)據(jù)源的傳輸延遲和抖動。傳輸延遲決定了時鐘的標稱定時要求，而抖動指標則決定了所允許的容限。為了解釋這一關系，我們以具有1.5ns傳輸延遲的邏輯門電路為例。如果在邏輯門電路作用相同的時鐘信號，MAX5891將剛好滿足如圖2所示的建立時間。這種情況下，對于溫度漂移、時鐘或數(shù)據(jù)抖動以及器件之間存在的差異都不具備任何設計裕量。

可以采用兩種方法對建立和保持時間進行優(yōu)化，包括增加時鐘延遲、保持一致的引線長度等。在數(shù)據(jù)源和DAC之間增加時鐘延遲有助于解決上述例子中的傳輸延遲問題。保持一致的數(shù)據(jù)源與DAC輸入引腳之間的引線長度可以確保抖動、漂移不會使某一位進入下一個時鐘周期。需要注意的是，我們現(xiàn)在處理的是包含多條數(shù)據(jù)線的高速數(shù)據(jù)總線，任何時刻所有位都必須滿足時序要求。

結(jié)論

處理高頻數(shù)據(jù)的定時面臨諸多挑戰(zhàn)，解決這些難題需要設計人員或系統(tǒng)設計工程師充分理解具體信號鏈路中所有器件的規(guī)格。如果鏈路中任一器件的規(guī)格要求得不到滿足，系統(tǒng)性能將會降低。性能的降低表現(xiàn)為DAC輸出精度的下降或限制時鐘頻率。