16位嵌入式RISC微處理器設計
所屬分類：參考設計
上傳者：aet
文檔大小：482 K
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文檔介紹：設計了一款具有4級流水線結構的16位RISC嵌入式微處理器。針對轉移指令，未采用慣用的延遲轉移技術，而是通過在取指階段增加相應的硬件結構實現了無延遲轉移。采用內部前推技術解決了指令執行過程中的數據相關。同時通過設置相應的硬件堆棧實現了對中斷嵌套和調用嵌套的支持。整體系統結構采用Verilog HDL語言設計，指令系統較完善。在軟件平臺上的仿真驗證初步表明了本設計的正確性。
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