| 基于FPGA的RISC的設(shè)計和仿真 | |
| 所屬分類：參考設(shè)計 | |
| 上傳者：aet | |
| 文檔大小：1792 K | |
| 標簽： FPGA | |
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| 文檔介紹：介紹了一種基于FPGA的RISC的設(shè)計方法。該方法以Altera公司的QuartusⅡ為開發(fā)平臺，通過編寫Verilog HDL語言完成所有模塊的RTL模型的建立，并通過功能時序仿真對RISC的功能進行了驗證。該方法充分發(fā)揮了QuartusⅡ軟件的功能，驗證了FPGA設(shè)計RISC的可行性。 | |
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