BCH編譯碼器的FPGA設(shè)計(jì)及SoPC驗(yàn)證
所屬分類：參考設(shè)計(jì)
上傳者：aet
文檔大小：373 K
標(biāo)簽： SoPC
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文檔介紹：針對NAND Flash應(yīng)用，完成了并行化BCH編譯碼器硬件設(shè)計(jì)。采用寄存器傳輸級硬件描述語言，利用LFSR電路、計(jì)算伴隨式、求解關(guān)鍵方程、Chien搜索算法等技術(shù)方法完成了BCH編譯碼算法在FPGA上的硬件實(shí)現(xiàn)。相比于傳統(tǒng)串行實(shí)現(xiàn)方案，采用并行化實(shí)現(xiàn)提高了編譯碼器的速度。搭建了基于SoPC技術(shù)的嵌入式驗(yàn)證平臺，在Nios處理器的控制下能快速高效地完成對BCH編譯碼算法的驗(yàn)證，具有測試環(huán)境可配置、測試向量覆蓋率高、測試流程智能化的特點(diǎn)。
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