基于FPGA的CISC處理器的調(diào)試系統(tǒng)簡介——第三屆OpenHW開放源碼硬件與嵌入式大賽三等獎
所屬分類：其他
上傳者：chenyy
文檔大小：578 K
標簽： FPGA
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文檔介紹： 現(xiàn)在高集成度、高時鐘頻率的高性能嵌入式微處理器芯片設(shè)計時大多引入片上調(diào)試邏輯，越來越多的微處理器集成了片上調(diào)試支持結(jié)構(gòu)來減輕嵌入式系統(tǒng)軟件開發(fā)人員的負擔(dān)。本項目為JU-C1型CISC處理器，設(shè)計了一個基于JTAG協(xié)議的片上調(diào)試器。采用邊界掃描技術(shù)在處理器內(nèi)部構(gòu)建自定義的數(shù)據(jù)掃描鏈，進行處理器內(nèi)部數(shù)據(jù)的讀出和特殊寄存器的寫入。特點描述：系統(tǒng)采用邊界掃描技術(shù)使得片上調(diào)試器可以直接與處理器內(nèi)部的硬件邏輯實現(xiàn)信息傳遞，使用的FPGA引腳數(shù)量較少。片上調(diào)試器的單步運行、斷點運行以及連續(xù)運行和停止運行調(diào)試功能都涉及到處理器的運行控制，由于這幾個調(diào)試功能都要控制處理器的運行，存在一定的互斥性。而采用狀態(tài)機的方法來實現(xiàn)這幾個調(diào)試功能的控制，利用狀態(tài)機的不同條件的狀態(tài)轉(zhuǎn)移解決調(diào)試功能的互斥性。采用對處理器時鐘控制的方法實現(xiàn)了微指令單步調(diào)試，通過帶有標志位的斷點寄存器的設(shè)計來區(qū)分機器指令斷點和微指令斷點的方法實現(xiàn)微指令斷點的調(diào)試。
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