| BJ-EPM CPLD入門套件VHDL例程1 | |
| 所屬分類：源代碼 | |
| 上傳者：ilove314 | |
| 文檔大?。?span>0 K | |
| 標簽： CPLD | |
| 所需積分：0分積分不夠怎么辦？ | |
| 文檔介紹：library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity CLKDIV is port ( Clk : in STD_LOGIC; --50MHz輸入時鐘 Rst_n : in STD_LOGIC; --低電平復位信號 Clk_div : out STD_LOGIC --分頻信號，連接到蜂鳴器 ); end entity CLKDIV; --20bit計數器循環計數 architecture COUNTER OF CLKDIV is signal cnt20b : STD_LOGIC_VECTOR (19 downto 0); --20bit計數器 begin process (Clk,Rst_n) begin if Rst_n = '0' then cnt20b <= x"00000"; elsif Clk'event AND Clk = '1' then cnt20b <= cnt20b+"1"; --分頻計數 end if; end process; Clk_div <= cnt20b(19); --分頻賦值 end architecture COUNTER; | |
| 現在下載 | |
| VIP會員，AET專家下載不扣分；重復下載不扣分，本人上傳資源不扣分。 | |
ilove314 的最新分享
- SF-CY3 FPGA套件開發指南Ver6.10 （by特權同學）.part4.rar_3390
- SF-CY3 FPGA套件開發指南Ver6.10 （by特權同學）.part3.rar_6711
- SF-CY3 FPGA套件開發指南Ver6.10 （by特權同學）.part2.rar_0218
- SF-CY3 FPGA套件開發指南Ver6.10 （by特權同學）.part1.rar_7144
- SF-CY3 FPGA套件開發指南Ver3.00 (part3)
- SF-CY3 FPGA套件開發指南Ver3.00 (part2)
- SF-CY3 FPGA套件開發指南Ver3.00(part1)
- SF-CY3 FPGA套件開發指南 Ver2.00.part2
Copyright ? 2005-2024 華北計算機系統工程研究所版權所有 京ICP備10017138號-2