基于高速嵌入式系統的信號完整性分析
所屬分類：技術論文
上傳者：aet
文檔大小：304 K
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文檔介紹：提高信號完整性、減小串擾和反射是高速電路系統設計能否成功的關鍵。本文基于以ARM1176JZF-S S3C6410為核處理器的嵌入式開發系統，對高速電路進行了研究。通過信號完整性仿真分析，解決了DDR SDRAM差分時鐘信號的反射問題和視頻輸出信號的串擾問題。
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