| H.264/AVC中CAVLC編碼器的硬件設(shè)計與實現(xiàn) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aet | |
| 文檔大小：311 K | |
| 標簽： FPGA | |
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| 文檔介紹：設(shè)計了一種H.264標準的CAVLC編碼器，對原有軟件流程進行部分改進，提出了并行處理各編碼子模塊的算法結(jié)構(gòu)。重點對非零系數(shù)級（level）編碼模塊進行優(yōu)化，采用并行處理和流水線相結(jié)合的結(jié)構(gòu)，減少了cavlc編碼的時鐘周期，提供了穩(wěn)定吞吐量。采用Xilinx公司VirtexⅡ系列的xc2v250 FPGA進行實現(xiàn)驗證，最高時鐘頻率可達158.1 MHz，可滿足實時編碼H.264高清視頻要求 | |
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