| 用Blackfin 處理器實現(xiàn)刪余速率為1:4的維特比解碼器 | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：serena | |
| 文檔大小：193 K | |
| 標(biāo)簽： DSP | |
| 所需積分：0分積分不夠怎么辦？ | |
| 文檔介紹：另外，本文將介紹一個約束長度為5的刪余速率為1:4的維特比解碼器的實現(xiàn)案例，并假設(shè)讀者熟悉維特比算法的一些基本原理。 | |
| 現(xiàn)在下載 | |
| VIP會員，AET專家下載不扣分；重復(fù)下載不扣分，本人上傳資源不扣分。 | |
Copyright ? 2005-2024 華北計算機(jī)系統(tǒng)工程研究所版權(quán)所有 京ICP備10017138號-2