| 用Blackfin DSP實現(xiàn)刪余速率為1:4的維特比解碼器 | |
| 所屬分類：參考設計 | |
| 上傳者：serena | |
| 文檔大小：193 K | |
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| 文檔介紹：討論如何在ADI公司的Blackfin DSP上高效地實現(xiàn)刪余速率為1:4的維特比解碼器。Blackfin DSP為維特比解碼器前向路徑的實現(xiàn)提供了專用指令，因此解碼效率非常高——接近每狀態(tài)每位一個指令周期。另外，本文將介紹一個約束長度為5的刪余速率為1:4的維特比解碼器的實現(xiàn)案例，并假設讀者熟悉維特比算法的一些基本原理。 | |
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