| 使用VHDL進(jìn)行分頻器設(shè)計(jì) | |
| 所屬分類：軟件 | |
| 上傳者：chenyy | |
| 文檔大?。?span>412 K | |
| 標(biāo)簽： 開發(fā)工具 | |
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| 文檔介紹：本文使用實(shí)例描述了在FPGA/CPLD上使用VHDL進(jìn)行分頻器設(shè)計(jì)，包括偶數(shù)分頻、非50%占空比和50%占空比的奇數(shù)分頻、半整數(shù)（N+0.5）分頻、小數(shù)分頻、分?jǐn)?shù)分頻以及積分分頻。所有實(shí)現(xiàn)均可通過Synplify Pro或FPGA生產(chǎn)廠商的綜合器進(jìn)行綜合，形成可使用的電路，并在ModelSim上進(jìn)行驗(yàn)證。 | |
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