SystemVerilog語言簡介
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上傳者：chenyy
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文檔介紹：SystemVerilog提供了一個新的、高層抽象的模塊連接，這個連接被稱為接口（Interface）。接口在關鍵字interface和endinterface之間定義，它獨立于模塊。接口在模塊中就像一個單一的端口一樣使用。在最簡單的形式下，一個接口可以認為是一組線網(wǎng)。例如，可以將PCI總線的所有信號綁定在一起組成一個接口。通過使用接口，我們在進行一個設計的時候可以不需要首先建立各個模塊間的互連。隨著設計的深入，各個設計細節(jié)也會變得越來越清晰，而接口內(nèi)的信號也會很容易地表示出來。
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