1 引言
2．1 幅頻和相頻特性測(cè)量方案
方案1：利用公式H(s)=R(s)/E(s)，以沖擊函數(shù)為激勵(lì)，則輸出信號(hào)的拉氏變換與系統(tǒng)函數(shù)相等。但是產(chǎn)生性能很好的沖擊函數(shù)比較困難，需要對(duì)采集的數(shù)據(jù)做FFT變換，需要占用大量的硬件和軟件資源，且精度也受到限制。
方案2：掃頻測(cè)試法。當(dāng)系統(tǒng)在正弦信號(hào)的激勵(lì)下，穩(wěn)態(tài)時(shí)，響應(yīng)信號(hào)與輸入激勵(lì)信號(hào)頻率相同，其幅值比即為該頻率的幅頻響應(yīng)值，而兩者的相位差即為相頻特性值。采用頻率逐點(diǎn)步進(jìn)的測(cè)試方法。無(wú)需對(duì)信號(hào)進(jìn)行時(shí)域與頻域的變換計(jì)算，通過(guò)對(duì)模擬量的測(cè)量與計(jì)算完成，且精度較高。
綜上所述，選擇方案2。
2．2 掃描信號(hào)產(chǎn)生方案
方案1：采用單片函數(shù)發(fā)生器。其頻率可由外圍電路控制。產(chǎn)生的信號(hào)頻率穩(wěn)定度低，抗干擾能力差，靈活性差。
方案2：采用數(shù)字鎖相環(huán)頻率合成技術(shù)。但鎖相環(huán)本身是一個(gè)惰性環(huán)節(jié)，頻率轉(zhuǎn)換時(shí)間長(zhǎng)，整個(gè)測(cè)試儀的反應(yīng)速度就會(huì)很慢,而且?guī)挷桓摺?/p>
方案3：采用數(shù)字直接頻率合成技術(shù)(DDFS)。以單片機(jī)和FPGA為控制核心,通過(guò)相位累加器的輸出尋址波形存儲(chǔ)器中的數(shù)據(jù),以產(chǎn)生固定頻率的正弦信號(hào)。該方案實(shí)現(xiàn)簡(jiǎn)單，頻率穩(wěn)定，抗干擾能力強(qiáng)。
綜上分析，采用方案3。
2．3 幅度檢測(cè)方案
方案1：采用二極管峰值檢測(cè)電路。但是二極管的導(dǎo)通壓降會(huì)帶來(lái)較大誤差，小信號(hào)測(cè)量精度不高，而且模擬電路易受到外部的影響，穩(wěn)定性不高。
方案2：采用真有效值檢測(cè)器件。該方法電路簡(jiǎn)單，精度高，穩(wěn)定性高。
綜上所述，采用方案2。
2．4 相位檢測(cè)方案
方案1：相位電壓轉(zhuǎn)換法。采用低通濾波法和積分法。低通濾波法的濾波環(huán)節(jié)和精度不高；積分法精度較高，但是對(duì)積分電路和放電回路的要求很高。
方案2：計(jì)數(shù)法。兩路信號(hào)經(jīng)整形異或后，所得的脈沖占空比能反映相位差的大小，由此測(cè)得其相位差。采用多周期同步計(jì)數(shù)法，可使量化誤差大大減小，精度很高。
綜上所述，選取方案2。
3 系統(tǒng)總體設(shè)計(jì)
該系統(tǒng)以單片機(jī)和FPGA為控制核心，用DDFS技術(shù)產(chǎn)生頻率掃描信號(hào)，采用真有效值檢測(cè)器件AD637測(cè)量信號(hào)幅度。在FPGA中，采用高頻脈沖計(jì)數(shù)的方法測(cè)量相位差，經(jīng)過(guò)單片機(jī)運(yùn)算，可得到100 Hz～100 kHz中任意頻率的幅頻特性和相頻特性數(shù)據(jù)，實(shí)現(xiàn)在該頻段的自動(dòng)掃描，并在示波器上同時(shí)顯示幅頻和相頻特性曲線(xiàn)。用鍵盤(pán)控制系統(tǒng)實(shí)現(xiàn)各種功能，并且在LCD同步顯示相應(yīng)的功能和數(shù)據(jù)，人機(jī)交互界面友好。圖1給出系統(tǒng)總體設(shè)計(jì)框圖。
4 理論分析與計(jì)算
4．1 掃頻測(cè)試法理論依據(jù)
設(shè)頻率響應(yīng)為H(jω)的實(shí)系數(shù)線(xiàn)性時(shí)，不變系統(tǒng)在信號(hào)x(n)_Acos(ω0n+f)激勵(lì)下的穩(wěn)態(tài)輸出為y(n)。利用三角恒等式，可將輸入表示為2個(gè)復(fù)指數(shù)函數(shù)之和：
因此，輸出信號(hào)和輸入信號(hào)是頻率相同的正弦波，僅有兩點(diǎn)不同：第一，振幅被|H(ejω)|加權(quán)，即網(wǎng)絡(luò)系統(tǒng)在ω=ω0的幅度函數(shù)值；第二，輸出信號(hào)相對(duì)于輸入信號(hào)有一個(gè)數(shù)量為q(ω0)的相位時(shí)延，即網(wǎng)絡(luò)系統(tǒng)在ω=ω0的相位值。
4．2 DDS信號(hào)源
根據(jù)DDFS原理所產(chǎn)生的波形頻率為：
式中fclk為基準(zhǔn)頻率，M為相位增量因子，N為累加器的位數(shù)。M取22,N取24。
為得到100 kHz的信號(hào)，而且在每個(gè)周期希望取到32個(gè)以上點(diǎn)，則累加器輸出后級(jí)D／A轉(zhuǎn)換需要至少3．2 MHz的速度，于是選取建立時(shí)間為30 ns、10位的DAC900，不僅滿(mǎn)足了對(duì)D／A轉(zhuǎn)換速度的要求，而且具有10位數(shù)據(jù)線(xiàn)，減少了D／A轉(zhuǎn)換中固有的量化誤差。fclk取40MHz，頻率的最小步進(jìn)：
4．3 相位差測(cè)量
設(shè)INl和IN2為兩路具有相位差經(jīng)整形后得到的方波信號(hào)，Gate2為INl和IN2經(jīng)過(guò)異或后得到的脈沖信號(hào)，F(xiàn)o為FPGA內(nèi)部的標(biāo)準(zhǔn)高頻脈沖信號(hào)，取40MHz。將IN2八分頻，結(jié)合單片機(jī)控制，可得到一個(gè)動(dòng)態(tài)門(mén)控信號(hào)Gatel。動(dòng)態(tài)門(mén)控與脈沖信號(hào)相“與”，可得到門(mén)限內(nèi)的有限個(gè)脈沖信號(hào)Gate2。Gate1中含有IN2的4個(gè)周期，Gate2含有8個(gè)異或脈沖。其中分別對(duì)clk進(jìn)行計(jì)數(shù)，分別得到計(jì)數(shù)值M和N。根據(jù)公式
精確地測(cè)得相位差絕對(duì)值。其時(shí)序如圖2所示。由于對(duì)高頻脈沖計(jì)數(shù)可能存在±1的誤差：
在F=100kHz時(shí)，Mmin≈1600，則δmax(△ψ)≈0.9°
FPGA內(nèi)部生成一個(gè)D觸發(fā)器，以INl為觸發(fā)器的數(shù)據(jù)輸入，IN2為觸發(fā)器的時(shí)鐘輸入，若觸發(fā)器輸出端為高電平，則△ψ>O°；若輸出端為低電平，則△ψ<0°。
5 主要功能電路
5．1 有效值檢測(cè)模塊
5．2 示波器顯示模塊
為了在示波器上顯示曲線(xiàn)，需要通過(guò)2個(gè)D／A轉(zhuǎn)換器向X、Y軸同步送入掃描信號(hào)和數(shù)據(jù)信號(hào)。選用DAC0800作為數(shù)模轉(zhuǎn)換器，由于掃描信號(hào)為0～5 V的鋸齒波信號(hào)，而數(shù)據(jù)信號(hào)為一5~5 V，掃描信號(hào)和數(shù)據(jù)信號(hào)的D／A轉(zhuǎn)換器分別采用單極性和雙極性接法。圖4給出DAC0800雙極性接法電路，單極性接法只將R1短路即可。
6 系統(tǒng)軟件設(shè)計(jì)
系統(tǒng)軟件部分由單片機(jī)和FPGA組成，單片機(jī)主要完成人機(jī)交互部分的處理和系統(tǒng)的控制，F(xiàn)PGA主要完成測(cè)相和RAM的實(shí)現(xiàn)。整個(gè)軟件系統(tǒng)的設(shè)計(jì)中模塊化思想貫穿始終，采用菜單選擇所用功能。圖5為程序流程圖。
7 結(jié)語(yǔ)
頻率特性測(cè)試儀的幅度特性測(cè)試的頻率范圍達(dá)100 Hz～100 kHz，頻率穩(wěn)定度10-6，測(cè)量精度5％，能在全頻范圍和特定頻率范圍內(nèi)自動(dòng)步進(jìn)測(cè)量，可手動(dòng)預(yù)置測(cè)量范圍及步進(jìn)頻率值。相頻特性測(cè)試的頻率范圍500 Hz～lO kHz，相位值顯示3位，以1位作為符號(hào)位，測(cè)量精度為l°，并能用示波器顯示幅頻特性和相頻特性曲線(xiàn)。該系統(tǒng)操作簡(jiǎn)單，測(cè)量精度很高，具有可行性和實(shí)用性，其成品經(jīng)優(yōu)化包裝具有良好市場(chǎng)。