| 雷達實時仿真中的脈沖壓縮技術研究 | |
| 所屬分類：技術論文 | |
| 上傳者：aet | |
| 文檔大小：2214 K | |
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| 文檔介紹：在雷達實時仿真系統中,通過匹配濾波法,利用FPGA硬件實現了數字脈沖壓縮功能模塊。根據仿真系統通用性要求，定義了標準的模塊接口界面；依據頻域FFT法，設計了流水式并行結構，滿足信號的實時輸入輸出與高速處理，并給出了共享FFT引擎結構，節省近一半資源。為了進一步減少理論誤差，引入分段卷積思想，具體設計了重疊相加法電路。實驗結果表明，多種方案完成了預期壓縮功能，數據吞吐率達到每秒數十兆，處理時間僅約10 μs。 | |
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