文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.171992
中文引用格式： 青旭東，鐘黎，王永祿，等. 一種低溫漂高電源抑制比帶隙基準(zhǔn)源的設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2018，44(1)：17-19，23.
英文引用格式： Qing Xudong，Zhong Li，Wang Yonglu，et al. Design of a bandgap reference with low temperature drift and high power supply rejection ratio[J]. Application of Electronic Technique，2018，44(1)：17-19，23.
0 引言
模擬集成電路在現(xiàn)代社會(huì)的經(jīng)濟(jì)、國(guó)防等領(lǐng)域扮演著重要作用，而電壓帶隙基準(zhǔn)源是現(xiàn)代模擬混合電路設(shè)計(jì)的關(guān)鍵模塊之一。隨著應(yīng)用要求的提高，需要基準(zhǔn)源有更高的精度，也就是在較寬的溫度范圍有更低的溫度系數(shù)。人們通過(guò)一階、二階、高階以及分段等方式進(jìn)行補(bǔ)償，來(lái)提高基準(zhǔn)源的精度[1]。本文基于一階補(bǔ)償后的基準(zhǔn)電壓輸出特性，設(shè)計(jì)一個(gè)高低溫分段補(bǔ)償電路，帶隙基準(zhǔn)源在寬的溫度范圍具有較低的溫度系數(shù)。同時(shí)，該補(bǔ)償方式還可以用于其他類似輸出特性的電路中，用以提高基準(zhǔn)精度。
1 分段補(bǔ)償?shù)脑?/strong>
經(jīng)過(guò)正負(fù)溫度系數(shù)一階補(bǔ)償過(guò)后基準(zhǔn)源的溫度特性曲線大致為開(kāi)口向上或者向下的拋物線，如圖1（a）所示。為了減少溫度系數(shù)，可以采用二階、三階、甚至高階曲率補(bǔ)償?shù)确绞絹?lái)提高基準(zhǔn)的精度，但是，采用高階方式，會(huì)增加電路的復(fù)雜性，從而增加電路的面積、功耗等。而采用分段補(bǔ)償方式，也就是在低溫或者高溫段加入補(bǔ)償，減少輸出電壓的最大值與最小值的差值，從而減小溫度系數(shù)，如圖1（b）所示。根據(jù)輸出電壓的溫度特性曲線，在引入分段補(bǔ)償?shù)臅r(shí)候，要采用不同的方式。若輸出電壓的溫度特性曲線為開(kāi)口向下，低溫段在輸出注入一個(gè)負(fù)溫度系數(shù)的電流，高溫段在輸出注入一個(gè)正溫度系數(shù)的電流。若輸出電壓的溫度特性曲線中開(kāi)口向上，低溫段在輸出端抽出一個(gè)負(fù)溫度系數(shù)的電流，高溫段在輸出端抽出一個(gè)正溫度系數(shù)的電流[2]。本文就是基于電流模結(jié)構(gòu)的帶隙基準(zhǔn)，根據(jù)輸出特性曲線，引入了一個(gè)分段補(bǔ)償電路，低溫段抽出了一個(gè)負(fù)溫度系數(shù)的電流，高溫段抽出了一個(gè)正溫度系數(shù)的電流，提高了基準(zhǔn)輸出的精度。
2 電路的實(shí)現(xiàn)
圖2是本文采用的具體電路。該電路由基準(zhǔn)核、分段補(bǔ)償電路、PSRR提高電路組成。根據(jù)傳統(tǒng)的基準(zhǔn)核電路輸出基準(zhǔn)電壓的特性，增加如圖2中所示分段補(bǔ)償電路，提高基準(zhǔn)電壓精度。同時(shí)，對(duì)電路以簡(jiǎn)單的改進(jìn)，提高基準(zhǔn)的電源抑制比。
2.1 分段補(bǔ)償電路
由放大器2、晶體管Q2、電阻R5產(chǎn)生一個(gè)負(fù)溫度系數(shù)的電流IDSMP5，該電流鏡像到MP4，通過(guò)電阻R6產(chǎn)生一個(gè)負(fù)溫度系數(shù)的電壓，由于MOS管MN1的閾值電壓也具有負(fù)溫度系數(shù)，因此，需合理選擇R6的阻值，以及MOS管MP4、MN1的寬長(zhǎng)比，以保證MOS管MN1的VGSN的負(fù)溫度系數(shù)大于MOS管MN1的閾值電壓VTN的負(fù)溫度系數(shù)，就可以通過(guò)MN1產(chǎn)生一個(gè)負(fù)溫度系數(shù)的電流I1，在基準(zhǔn)的輸出端抽出。該電流是分段的，當(dāng)T≤TL的時(shí)候，也就是VGSN≥VTN時(shí)，MN1管工作在飽和區(qū)；當(dāng)T>TL時(shí)，MN1工作在亞閾值區(qū)，隨著溫度的繼續(xù)升高，MN1產(chǎn)生的電流很小[3]。該補(bǔ)償電流可以明顯提高輸出基準(zhǔn)在低溫段的精度，但也會(huì)惡化基準(zhǔn)在高溫段的精度。因此，為了在寬的溫度范圍內(nèi)獲得較高精度的基準(zhǔn)電壓，有必要在高溫段引入補(bǔ)償電路，由MP6、MP7、R7組成。MP7鏡像MP5也產(chǎn)生一個(gè)負(fù)溫度系數(shù)的電流，在電阻R7上產(chǎn)生一個(gè)負(fù)溫度系數(shù)的電壓，合理的選擇R7的阻值以及MP6、MP7的寬長(zhǎng)比。MP7在T>TH產(chǎn)生一個(gè)正溫度系數(shù)的電流I2在基準(zhǔn)輸出端抽出[4]。它們的電流可由式(1)～式(6)求得：
2.2 放大器電路結(jié)構(gòu)
圖2中使用的兩個(gè)放大器都是采用圖3電路結(jié)構(gòu)，該放大器采用自偏置，減少電路的功耗。在設(shè)計(jì)放大器時(shí)盡量減少失調(diào)，提高電壓基準(zhǔn)的精度。
2.3 PSRR提高電路
圖3中由MN2、MP8組成的電路即為電壓抑制比提高電路。把運(yùn)放的輸出端與電流鏡的柵極隔開(kāi)，電源電壓的噪聲直接饋送到基準(zhǔn)的反饋環(huán)路中，調(diào)節(jié)電流鏡中柵極電壓跟隨源極電壓變化，從而使電流鏡中漏源電流保持不變。在沒(méi)有明顯增加電路復(fù)雜性同時(shí)，明顯提高了基準(zhǔn)的電源抑制比。由于引入的反饋環(huán)路產(chǎn)生了180度的相移，所以基準(zhǔn)核中運(yùn)放的輸入端要反過(guò)來(lái)。
3 仿真結(jié)果
本文中使用的是TSMC 65 nm的CMOS工藝，在1.5 V的電源電壓，對(duì)圖2所示的電路進(jìn)行仿真，仿真結(jié)果如下。圖4、圖5是加入補(bǔ)償前后電壓基準(zhǔn)輸出特性曲線，補(bǔ)償后電壓基準(zhǔn)的溫度系數(shù)為：
圖6為該電路結(jié)構(gòu)的直流特性仿真曲線，對(duì)電源電壓在0~2 V進(jìn)行掃描，可以看到在電源電壓為1.5 V時(shí)開(kāi)始輸出穩(wěn)定的基準(zhǔn)電壓。
圖7、圖8分別為引入的補(bǔ)償電路電流隨溫度變化的關(guān)系曲線。
圖9為本文設(shè)計(jì)的電壓基準(zhǔn)電路結(jié)構(gòu)電源抑制比(PSRR)仿真波形圖，由圖可知低頻電源抑制比約為-83 dB。
表1給出了本文設(shè)計(jì)的電路結(jié)構(gòu)與參考文獻(xiàn)[3]、文獻(xiàn)[4]、文獻(xiàn)[5]電路結(jié)構(gòu)的仿真結(jié)果對(duì)比。從表1可以看出，和文獻(xiàn)[3]、文獻(xiàn)[4]、文獻(xiàn)[5]相比，本文設(shè)計(jì)的電壓基準(zhǔn)電路具有更寬的溫度范圍(-50～150 ℃)，并且得到基準(zhǔn)電壓具有更低的溫漂（2.27 ppm/℃）。所使用的電源電壓與文獻(xiàn)[3]、文獻(xiàn)[5]相比更低，得到的基準(zhǔn)電壓更高。同時(shí)，本文設(shè)計(jì)的電路經(jīng)過(guò)改進(jìn)，獲得了更高的電源抑制比為-83.6 dB。
4 結(jié)論
本文在傳統(tǒng)的電流模電壓基準(zhǔn)的電路結(jié)構(gòu)上進(jìn)行改進(jìn)，引入了分段補(bǔ)償電路電路，在TSMC 65 nm COMS工藝進(jìn)行仿真，得到具有較低溫漂的基準(zhǔn)電壓。同時(shí)本設(shè)計(jì)獲得了更高的電源抑制比。基準(zhǔn)電壓的溫度系數(shù)為2.27 ppm/℃。電壓抑制比為-83.6 dB。
參考文獻(xiàn)
[1] GABRIEL A，RINCON M，PHILLIP E，et al.A 1.1-V current-mode and piecewise-linear curvature-corrected bandgap reference.IEEE J.Solid-State Circuits，1998，33(10)：1551-1554.
[2] KER M D，CHEN J S.New curvature-compensation technique for CMOS bandgap reference with sub-1-V operation,” IEEE Trans. Circuits Syst. II：Express Briefs，2006，53(8)：667-671.
[3] CHARALAMBOS M A，SAVVAS K，Julius Georgiou.A novel wide-temperature-range，3.9 ppm/℃ CMOS bandgap reference circuit.IEEE J. Solid-State Circuits，2012，47(2)：574-581.
[4] LI J H，BAO Z X，YAN Y M.A 1.2 V piecewise curvature corrected bandgap reference in 0.5 m CMOS process,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst.，2011，19(6)：1118-1122.
[5] VITA G D，IANNACCONE G.A sub-1-V，10 ppm/℃，nanopower voltage reference generator,” IEEE J. Solid-State Circuits，2007，42(7)：1536-1542.
作者信息：
青旭東1，2，鐘 黎1，2，王永祿2，秦少宏1，2，陳振中1，2
1.重慶郵電大學(xué) 光電工程學(xué)院，重慶400065；2.模擬集成電路重點(diǎn)實(shí)驗(yàn)室，重慶400060