晶圓代工龍頭臺積電7納米制程再邁進一步，11日宣布，與旗下客戶包括Xilinx(賽靈思)、ARM(安謀國際)、CadenceDesignSystems(益華電腦)等公司聯(lián)手打造全球首款加速器專屬快取互聯(lián)一致性測試芯片(CacheCoherentInterconnectforAccelerators,CCIX)。

該測試芯片旨在提供概念驗證的硅芯片，展現(xiàn)CCIX的各項功能，證明多核心高效能ARMCPU能透過互聯(lián)架構和芯片外的FPGA加速器同步運作。該芯片將采用臺積電的7納米FiNFET制程技術，將于2018年正式量產(chǎn)。

臺積電表示，由于電力與空間的局限，數(shù)據(jù)中心各種加速應用的需求也持續(xù)攀升。像是大數(shù)據(jù)分析、搜尋、機器學習、無線4G/5G網(wǎng)絡連線、全程在存儲器內(nèi)運行的資料庫處理、影像分析、以及網(wǎng)絡處理等應用，都能透過加速器引擎受益，使數(shù)據(jù)在各系統(tǒng)元件間無縫移轉。無論資料存放在哪里，CCIX都能在各元件端順利存取與處理資料，不受資料存放位置的限制，亦不需要復雜的程式開發(fā)環(huán)境。

CCIX可充分運用既有的服務器互聯(lián)基礎設施，還提供更高的頻寬、更低的延遲、以及共用快取存儲器的資料同步性。這不僅大幅提升加速器的實用性以及資料中心平臺的整體效能與效率，亦能降低切入現(xiàn)有服務器系統(tǒng)的門檻，以及改善加速系統(tǒng)的總體擁有成本(TCO)。

這款采用臺積電7納米制程的測試芯片將以ARM最新DynamIQCPUs為基礎，并采用CMN-600互聯(lián)芯片內(nèi)部匯流排以及實體物理IP。為驗證完整子系統(tǒng)，Cadence還提供關鍵輸出入埠(I/O)以及存儲器子系統(tǒng)，其中包括CCIXIP解決方案(控制器與實體層)、PCIExpress?4.0/3.0(PCIe4/3)IP解決方案(控制器與實體層)、DDR4實體層、包括I2C、SPI、QSPI在內(nèi)的周邊IP、以及相關的IP驅動器。

未來，合作廠商運用Cadence的驗證與實體設計工具實現(xiàn)測試芯片。測試芯片透過CCIX芯片對芯片互聯(lián)一致協(xié)定，可連線到Xilinx的16納米VirtexUltraScale+FPGA。測試芯片預計于2018年第1季初投片，量產(chǎn)芯片預訂于2018下半年開始出貨。