邏輯分析儀是一種通用數據域測試儀器。應用在由中大規模數字集成電路組成的數字系統中，主要查找總線相關性故障，能以多種方式跟蹤與顯示總線上的數據流，是測量領域不可缺少的工具。
    隨著電子技術和計算機技術的發展，邏輯分析儀與 PC機相結合，研發的虛擬邏輯分析儀是近年的一個新的發展方向，兩者的結合擴展了邏輯分析儀的分析和計算能力，提高了性價比，且增強了儀器的通用性。現場可編程邏輯器件FPGA，是一種可由用戶根據所設計的數字系統的要求，在現場由自己配置、定義的高密度專用數字集成電路。它具有設計方便、靈活、校驗快和設計可重復改變的特點。
    本文提出了一種基于FPGA的虛擬邏輯分析儀的設計方法。該系統對采集到的模擬或數字信號進行存儲、預處理和邏輯分析。通過FPGA控制數據單次或連續采集、緩沖，通過PCI9030將緩沖區數據轉移到硬盤管理卡，由硬盤管理卡將數據存入海量硬盤。
1 系統結構設計
    本文設計的虛擬邏輯分析儀主要由高速模擬量采集通道、高速數字量采集通道、PCI接口電路、時鐘產生電路四部分組成。數據采集系統要解決的問題主要是數據的采集和傳輸問題。為了增強設計的靈活性和可擴展性，系統采用FPGA（Field Programmable Logic Array）來實現對A/D轉換器、數據緩沖器、時鐘、數據傳輸的邏輯控制。系統功能框圖如圖1所示。

2 FPGA在系統中的應用
    FPGA領域的快速發展使FPGA片上資源大量豐富，尤其是其高速性能和片上RAM使其特別適用于高速數據采集系統的設計。設計選用Altera公司的FLEX10K30E，該器件含有8個EAB（嵌入式陣列），每個EAB能夠提供4 Kbit存儲位，每個EAB都有雙口RAM實現能力；提供30 000邏輯門；支持PCI總線,可提供 66 MHz的PCI性能；門級延時僅為6.5 ns。本系統中FPGA設計主要包含地址譯碼及初始化接口電路、分頻電路、觸發方式控制電路、采樣時鐘產生電路、8 bit轉32 bit電路、中斷電路等。FPGA功能框圖如圖2所示。

3 系統功能分析與系統描述

    依據前面討論的系統級設計方法，首先對高速模擬量采集通道邏輯控制與觸發電路所應具備的功能進行分析。歸納出本部分電路應完成的功能主要有以下幾點：(1)軟件初始化設定的接口；(2)觸發方式控制；(3)采樣時鐘產生；(4)啟動/停止采樣及數據的緩存與讀取。
3.1 軟件初始化設定
    采集通道的初始化設定主要包括耦合方式選擇、前端電路使能、觸發源(內/外觸發)選擇、觸發方式設定、采樣方式及采樣頻率設定。這些設定均采用模擬量采集通道工作方式寄存器(16 bit)的各標志位來控制。工作方式寄存器作為Local Bus的I/O端口來操作。另外，還有觸發延遲計數值預置端口、觸發超前計數值預置端口、采樣點計數值預置端口、增益調整D/A轉換操作端口以及觸發電平D/A轉換操作端口等I/O端口。這些I/O端口組成一個連續的I/O地址范圍，由Local Bus總線譯碼來尋址并進行相應I/O操作。
3.2 觸發方式控制
    本設計提供了三種常用的觸發方式：立即電平觸發、延遲電平觸發、超前電平觸發。根據外部觸發信號選擇所需的觸發方式。
3.3 采樣時鐘
    由于受高速ADC最低采樣頻率的限制(最低為5 MHz，低于此值會造成ADC的量化誤差急劇增大，甚至ADC不能正常工作)，因此，本文設計的異步采樣提供了四種采樣頻率：由60 MHz有源晶振提供基準時鐘送到FPGA的可編程分頻器,經過可編程分頻電路之后產生60 MHz、30 MHz、15 MHz、7.5 MHz四種時鐘輸出到觸發方式控制器中。把時鐘信號和觸發方式送到采樣時鐘產生電路中產生系統需要的各個時鐘信號。
3.4啟動/停止采樣及數據的緩存與讀取
　    由計算機軟件發出啟動命令后開始采樣，并同步將ADC輸出的8 bit數據轉換成32 bit存入FIFO中。若是單次采集(采樣點規定小于16 K),則在采集完成后產生中斷，由計算機一次性全部讀回數據；若是連續采集，則當FIFO的可編程近滿/PAF標志位有效時，產生中斷信號，此時計算機響應中斷后，僅依次讀取2 K×32 bit的數據，由于采集數據從FIFO中讀出比寫入的時鐘頻率高很多，而采樣還在繼續，因此當/PAF再次有效時，計算機又讀取同樣的數據量，這樣連續循環地進行，直到計算機軟件發出停止命令才完成數據采集過程。
4 時序仿真分析
    時序仿真是接近真實器件運行環境的仿真，仿真過程中已考慮了器件硬件特性，且時序仿真的網表文件中已包含了較為精確的延遲信息，因此仿真精度很高。
    時序仿真環境按照數據采集的過程來建立，完成各種初始化設定后，主要注意觸發控制、采樣時鐘的輸出以及數據采集的啟/停控制是否滿足要求,如果沒有達到設計要求，則必須對前面的設計描述加以修改，直到符合要求，才可以將產生的下載文件通過編程器或下載電纜載入目標器件FPGA中。仿真結果如圖3~圖5所示。

    從時序邏輯圖可知，觸發控制、采樣時鐘的輸出以及數據采集的啟/停控制滿足系統要求。可以將產生的下載文件通過編程器或下載電纜載入目標器件FPGA中。
    經測試表明，本文設計的虛擬邏輯分析儀系統穩定，工作狀態良好，具備了較強的邏輯分析能力，能滿足信號分析的要求。由于該方案基于Altera公司的EPF10K30E系列FPGA來實現,使部分硬件功能軟件化，使硬件電路大為簡化，提高了邏輯分析儀的可靠性，降低了成本，且功能易于擴展，具有一定的教學和科研價值。
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