摘 要： 介紹了一種基于FPGA和Camera link協(xié)議的圖像采集系統(tǒng)設(shè)計(jì)方案。設(shè)計(jì)中將接口信號(hào)和圖像數(shù)據(jù)轉(zhuǎn)換為低壓差分信號(hào)(LVDS)進(jìn)行傳輸，提高了信號(hào)的精度和傳輸距離。闡述了具體的硬件接口電路設(shè)計(jì)以及接口信號(hào)程序設(shè)計(jì)，并給出了實(shí)驗(yàn)結(jié)果。
關(guān)鍵詞： FPGA；camera link；接口電路
多年來，科學(xué)和工業(yè)數(shù)碼相機(jī)市場(chǎng)一直缺乏一種標(biāo)準(zhǔn)的通信方式。圖像采集卡和相機(jī)各自的制造商都使用不同的連接器開發(fā)產(chǎn)品，使得廠家對(duì)于電纜生產(chǎn)變得困難并且對(duì)消費(fèi)者造成很大的困惑。隨著數(shù)據(jù)傳輸速率的不斷提高，一種在數(shù)碼相機(jī)與圖像采集卡之間的連接標(biāo)準(zhǔn)將變得更加必要。Camera link是NI公司聯(lián)合多個(gè)攝像頭及圖像采集卡公司共同推出的一種機(jī)器視覺應(yīng)用的通信接口。該接口擴(kuò)展了Channel link的基礎(chǔ)技術(shù)，提供了一種對(duì)于機(jī)器視覺應(yīng)用來說更有效的規(guī)范。
有很多關(guān)于Camera link接口方面的研究，但基于色選系統(tǒng)并與FPGA結(jié)合的技術(shù)資料十分缺乏。本文主要介紹了Camera link接口的通信協(xié)議以及一種以FPGA為主控芯片并且基于Camera link接口的圖像采集、處理、顯示的系統(tǒng)設(shè)計(jì)方案，并就方案中的Camera link模塊結(jié)合色選機(jī)實(shí)例進(jìn)行具體介紹。
1 Camera link協(xié)議[1-2]
國家半導(dǎo)體公司基于在物理層的LVDS(低壓差分信號(hào))開發(fā)了Channel link技術(shù)作為平板顯示器的一種解決方案。該技術(shù)后來被擴(kuò)展成一個(gè)通用數(shù)據(jù)的傳輸方法，而Camera link就是在Channel link基礎(chǔ)上形成的。
Channel link由一對(duì)驅(qū)動(dòng)器和接收器組成。該驅(qū)動(dòng)器有28 bit的單端數(shù)據(jù)信號(hào)和1個(gè)單端時(shí)鐘。這些信號(hào)以7：1的比例串行化成4個(gè)數(shù)據(jù)流和1個(gè)鎖相時(shí)鐘，并通過5個(gè)LVDS對(duì)驅(qū)動(dòng)。該接收器接收4個(gè)LVDS數(shù)據(jù)流和1個(gè)LVDS時(shí)鐘并把它們轉(zhuǎn)化成28 bit數(shù)據(jù)和1個(gè)時(shí)鐘信號(hào)。Channel link的數(shù)據(jù)傳輸速率(高達(dá)2.38 Gb/s)滿足當(dāng)前傳輸速率不斷增加的趨勢(shì)。圖1為Channel link連接示意圖。
Camera link接口的視頻數(shù)據(jù)信號(hào)包括24 bit的圖像數(shù)據(jù)和4 bit的圖像使能信號(hào)，它們通過Camera link總線傳輸。4個(gè)視頻同步信號(hào)分別定義為：
幀有效信號(hào)FVAL，當(dāng)FVAL為高電平時(shí)，輸出一幀有效數(shù)據(jù)；行有效信號(hào)LVAL，當(dāng)LVAL為高電平時(shí)，輸出一個(gè)有效像元行；數(shù)據(jù)有效信號(hào)DVAL，當(dāng)FVAL和LVAL為高時(shí)，DVAL為高電平，輸出有效數(shù)據(jù)；SPARE為自定義控制信號(hào)。
為了便于相機(jī)控制，Camera link保留4對(duì)LVDS信號(hào)，分別是Camera Control 1(CC1)、Camera Control 2(CC2)、Camera Control 3(CC3)、Camera Control 4(CC4)，它們定義了相機(jī)的輸入和圖像采集卡的輸出。相機(jī)制造商可以自定義這些信號(hào)，以滿足它們特定產(chǎn)品的需要。比如DALSA相機(jī)控制配置一般為：CC1——EXSYNC(低電平有效)；CC2——PRIN；CC3——Direction；CC4——Not used。
Camera link分配兩對(duì)LVDS信號(hào)用于攝像頭和圖像采集卡之間的異步串行通信。攝像頭和圖像采集卡需至少支持9 600波特率。這兩個(gè)信號(hào)分別是：Ser TFG(相機(jī)串行輸出端至圖像采集卡串行輸入端)和Ser TC(圖像采集卡串行輸出端至相機(jī)串行輸入端)。并且其串行接口具有以下特點(diǎn)：一個(gè)起始位，一個(gè)停止位，無奇偶校驗(yàn)位，無握手。
Camera link接口有3個(gè)端口配置，分別為Base、Medium、Full，它們各自需要的芯片數(shù)目和連接器的數(shù)目各不相同，具體如表1所示。一個(gè)端口定義為一個(gè)8 bit字。最低有效位(LSB)是第0位，最高有效位(MSB)是第7位。Camera link接口采用的A-H的8個(gè)端口。
當(dāng)Camera link端口配置為Base時(shí)，其端口的各個(gè)位與接口芯片管腳之間存在著一定的對(duì)應(yīng)關(guān)系，詳細(xì)的位配置信息見參考文獻(xiàn)[3]。如果Camera link的端口配置為Medium或者Full時(shí)，應(yīng)當(dāng)注意，如果端口D和G需要時(shí)，應(yīng)使用和端口A相同的位配置管腳；如果端口E和H需要時(shí)，應(yīng)使用和端口B相同的位配置管腳；如果端口F需要時(shí)，應(yīng)使用和端口C相同的位配置管腳。
2 系統(tǒng)硬件平臺(tái)
2.1 系統(tǒng)框圖
該系統(tǒng)主要由圖像傳感器(CCD)、模數(shù)轉(zhuǎn)換芯片(A/D)、現(xiàn)場(chǎng)可編程門陣列(FPGA)、Camera link接口芯片和圖像采集卡五部分組成。CCD完成圖像的光電轉(zhuǎn)換，產(chǎn)生圖像的模擬信號(hào)，A/D將圖像的模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，然后數(shù)字信號(hào)轉(zhuǎn)換成LVDS信號(hào)，最后通過圖像采集卡把圖像信號(hào)發(fā)送給PC機(jī)并通過液晶顯示器顯示。在這一過程中，F(xiàn)PGA主控模塊控制CCD、A/D、Camera link接口芯片，使系統(tǒng)正常工作。系統(tǒng)框圖如圖2所示。
2.2 Camera link接口電路[3-4]
選用Altera公司Cyclone III系列的FPGA芯片EP3C25Q240C8為主控芯片，用以設(shè)計(jì)系統(tǒng)時(shí)序、圖像數(shù)據(jù)和產(chǎn)生相應(yīng)的控制信號(hào)。Camera link 接口主要完成CMOS/TTL信號(hào)至LVDS信號(hào)的轉(zhuǎn)換，以及數(shù)據(jù)有效信號(hào)的控制。其硬件芯片采用NI公司的DS90CR285來實(shí)現(xiàn)Camera link硬件接口電路。
采用DS90CR285發(fā)送器實(shí)現(xiàn)LVDS的電平轉(zhuǎn)換，選用Base端口配置，端口Port A、Port B、Port C分別對(duì)應(yīng)24 bit RGB數(shù)據(jù)中的R、G、B。每一個(gè)發(fā)送時(shí)鐘里，28 bit輸入數(shù)據(jù)被采樣和傳輸，其中包括：24 bit的圖像數(shù)據(jù)分別對(duì)應(yīng)TxIN0-TxIN23；4 bit的圖像數(shù)據(jù)同步信號(hào)Spare、LVAL、FVAL和DVAL分別對(duì)應(yīng)TxIN24-TxIN27。
Camera link連接器選用3M公司的MDR-26連接器。在LVDS信號(hào)設(shè)計(jì)中，需要為L(zhǎng)VDS信號(hào)進(jìn)行終端匹配，在接收器的差分線對(duì)間跨接一個(gè)100 Ω的電阻。其中，攝像頭中的DS90CR285輸出信號(hào)與MDR-26管腳之間的對(duì)應(yīng)關(guān)系如表2所示。
3 程序設(shè)計(jì)[4-6]
設(shè)計(jì)采用VHDL硬件描述語言進(jìn)行時(shí)序設(shè)計(jì)。由于KLI-2113芯片結(jié)構(gòu)的設(shè)計(jì)特點(diǎn)，在其輸出有效像元之前，CCD模擬寄存器依序輸出4個(gè)虛擬單元信號(hào)、12個(gè)啞元信號(hào)，接著輸出2 098個(gè)有效信號(hào)，在輸出有效像元之后再輸出12個(gè)用于檢測(cè)一個(gè)周期結(jié)束的檢測(cè)信號(hào)、兩個(gè)虛擬單元信號(hào)，共2 128個(gè)輸出信號(hào)，最后輸出若干個(gè)無效像元，完成一個(gè)CCD的工作周期。
部分VHDL程序如下：
……
process(TxCLK)
begin
if TxCLK′event and TxCLK=′1′
then if cnt12<tim
then cnt12<=cnt12+1；
else cnt12<=(others=>′0′)；
end if；
if cnt12 > 15 and cnt12 < 2114
then LVAL<=′1′；
else LVAL<=′0′；
end if；
end if；
end process；
……
將程序下載到FPGA進(jìn)行實(shí)現(xiàn)，圖3給出了Quartus II仿真結(jié)果。
本文的創(chuàng)新點(diǎn)在于以FPGA為主控芯片，結(jié)合CCD、AD、Camera link接口、圖像采集卡，實(shí)現(xiàn)了圖像的采集、傳輸、顯示等功能。將CCD拍攝的圖像的模擬信號(hào)經(jīng)過A/D轉(zhuǎn)換器轉(zhuǎn)換成8 bit數(shù)字信號(hào)，由DS90CR285芯片轉(zhuǎn)換成5對(duì)的LVDS低壓差分信號(hào)，Camera link接口經(jīng)過圖像采集卡發(fā)送至PC端，可以正確顯示圖像，滿足設(shè)計(jì)要求，并且為以后關(guān)于圖像采集的研究提供一定經(jīng)驗(yàn)。
參考文獻(xiàn)
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