半導體工藝的進步，使芯片的集成規(guī)模越來越大，芯片的時鐘頻率越來越高，導致信號的上升/下降時間變短。當時鐘頻率超過50 MHz時，PCB的信號走線必須以傳輸線考慮。
1 信號完整性概述
    信號完整性是指信號在電路中以正確的時序和電壓做出響應的能力。反之，如果信號在電路中不能以正確的時序和電壓電平做出響應，就意味著出現(xiàn)了信號完整性問題。反射和串擾是導致信號完整性問題的比較普遍的因素[1]。
    反射是傳輸線上的回波。如果傳輸線上阻抗不連續(xù)，就會引起信號的反射。反射信號分量的大小主要由反射系數(shù)決定[2]。反射系數(shù)的計算如式(1)：
  
其中，Z0是傳輸線的特征阻抗，Zt是導致不連續(xù)的阻抗。
    傳輸線的特征阻抗Z0定義為傳輸線上任意點處電壓與電流的比值。在PCB設(shè)計中，傳輸線主要考慮微帶線和帶狀線兩種。因此，在計算特征阻抗時應該根據(jù)相應的傳輸線類型去近似計算[3]。微帶線的特征阻抗計算公式如式(2)：
  
其中，W(mm)為導體寬度，T(mm)為導體厚度，H(mm)為介電體厚度，εr為電路板材料的介電常數(shù)。
    串擾是指當信號在傳輸線上傳播時，由于電磁場的相互耦合而在相鄰信號線上產(chǎn)生的不期望噪聲電壓干擾信號，即不同傳輸線之間的能量耦合。如圖1所示。

    串擾是互容Cm和互感Lm聯(lián)合作用的結(jié)果。通常定義被干擾傳輸線接近驅(qū)動器一端的串擾為近端串擾（也稱后向串擾），被干擾傳輸線遠離驅(qū)動器一端的串擾為遠端串擾（也稱前向串擾）[4]。
    互感即感性耦合，是由已驅(qū)動的傳輸線上電流變化產(chǎn)生的磁場在沒有被驅(qū)動的傳輸線上引起感應電壓從而導致的電磁干擾。互感Lm的幅值可以通過式(4)計算：
 

2 信號完整性的解決辦法
2.1 反射的解決措施
    傳輸線上的反射會對數(shù)字系統(tǒng)的性能造成嚴重的負面影響。因此，必須采取有效措施對反射進行抑制。根據(jù)反射產(chǎn)生的原因，本質(zhì)上有三種辦法可以減小反射的影響：(1)降低系統(tǒng)頻率；(2)縮短PCB走線；(3)在傳輸線兩端分別端接一個與傳輸線特征阻抗相匹配的阻抗，以消除反射。相比之下，只有第三種方法是比較合理的。
    采用阻抗匹配的辦法主要有兩個策略：(1)在負載端進行匹配，即并聯(lián)端接匹配；(2)在信號源端進行匹配，即串聯(lián)端接匹配。從系統(tǒng)設(shè)計角度看，應優(yōu)先選擇策略(1)，因為它在信號能量返回源端之前就消除了反射，即消除一次反射，可以減小噪聲、電磁干擾（EMI）以及射頻干擾（RFI）。策略(2)實現(xiàn)比較簡單，在實踐中也得到廣泛應用[7]。
2.2 串擾的解決措施
    串擾是由多種因素綜合作用的結(jié)果。在PCB設(shè)計中完全消除串擾是不可能的，只能采取有效措施最大限度地抑制它，只要把串擾抑制在噪聲允許范圍內(nèi)既可。通過對串擾產(chǎn)生的原因分析，在PCB設(shè)計時可以采取以下措施抑制串擾：在空間足夠大的情況下，可以盡量增加布線之間的距離；盡量減少相鄰網(wǎng)絡(luò)之間布線的平行長度；相鄰兩層之間布線應該采取垂直布線，以減少相鄰層間串擾；可以在兩線之間插入地線，或者采用布地線屏蔽關(guān)鍵的信號線[8，9]。
3 信號完整性仿真結(jié)果分析
3.1 本系統(tǒng)硬件結(jié)構(gòu)
    本系統(tǒng)采用三星S3C6410處理器，主頻高達667 MHz，PCB設(shè)計采用8層結(jié)構(gòu)。主要采用兩片32 MHz的DDR SDRAM，一片128 MHz的NAND FLASH，一片32 MHz的NOR FALSH，網(wǎng)卡接口，CAMERA標準接口和其他一些外圍接口。S3C6410處理器和其他芯片都是高集成度芯片，布線寬度采用3 mil～4 mil。
3.2 仿真環(huán)境和模型
    目前業(yè)界主要有三大公司的EDA工具可進行信號完整性仿真分析，即Cadence的SpecctraQuest、Mentor公司的Hyperlynx和Ansoft公司的SIwave[10]。由于整個系統(tǒng)的PCB是利用Cadence工具進行設(shè)計的，因此，本文選擇SpecctraQuest作為仿真分析的軟件。
    用于板級仿真的器件模型主要有spice和IBIS。IBIS作為行為級模型，它的仿真精度經(jīng)過實踐驗證完全滿足仿真分析所需要的精度。因此，本系統(tǒng)的仿真模型采用IBIS模型。
3.3 仿真結(jié)果分析
3.3.1 反射仿真分析
    在本系統(tǒng)中，從S3C6410到DDR SDRAM的差分時鐘信號SCLK和SCLKN的頻率高達133 MHz，是一個十分關(guān)鍵的信號，網(wǎng)路拓撲如圖2所示。

    通過仿真分析得知，在沒有進行阻抗匹配時，信號質(zhì)量很差。圖3顯示了差分信號波形。由圖3可以看出差分對接收端的差模信號波形嚴重失真。因此，需要進行阻抗匹配，采用單電阻跨接匹配方式。通過考慮整個差分網(wǎng)絡(luò)拓撲，利用公式(1)、(2)和(3)，最后折算匹配阻抗值大約為470 Ω。經(jīng)過單電阻跨接匹配后的差分信號波形如圖4所示。由圖4可見，經(jīng)過阻抗匹配后的差模信號具有很好的信號完整性。圖5顯示了實測的時鐘信號波形。

3.3.2 串擾仿真分析
    本系統(tǒng)的視頻信號也是一個關(guān)鍵信號，對噪聲更敏感。因此，需要把視頻信號網(wǎng)絡(luò)XDACOUT_0的相鄰網(wǎng)絡(luò)(XEINT0_KPROW0_GPN0和XM0RNB)對它的串擾噪聲進行抑制。

    圖6是沒有進行布線改善的串擾拓撲模型。通過給XEINT0_KPROW0_GPN0和XM0RNB網(wǎng)絡(luò)發(fā)高電平脈沖，監(jiān)測XDACOUT_0網(wǎng)絡(luò)的信號波形，此時XDACOUT_0網(wǎng)絡(luò)的串擾噪聲波形如圖7所示，串擾噪聲達到了219.735 mV，這是難以接受的。

    因此必須采取相關(guān)串擾抑制措施來改善布線，根據(jù)板子布線空間的實際情況，通過增加XDACOUT_0與相鄰網(wǎng)絡(luò)之間的間距，減少平行走線的長度，在網(wǎng)絡(luò)XDACOUT_0和XM0RNB之間布地線進行屏蔽。經(jīng)過以上措施進行改善布線后，提取的拓撲如圖8所示。改善后的串擾噪聲波形如圖9所示。由圖可知，串擾噪聲只有5.5481 mV，得到了很好的抑制，滿足了設(shè)計要求。圖10顯示了實測的視頻信號波形。

    本文通過介紹信號完整性理論，對串擾和反射的成因進行探討。利用Cadence公司的軟件SpecctraQuest，以基于ARM11架構(gòu)的S3C6410為主處理器嵌入式系統(tǒng)為載體進行信號完整性仿真分析。解決了DDR SDRAM的差分時鐘信號的反射問題和視頻信號的串擾問題。本嵌入式系統(tǒng)經(jīng)過實際調(diào)試后的時鐘信號和視頻信號滿足設(shè)計要求，系統(tǒng)能夠穩(wěn)定工作。因此，在高速電路設(shè)計中，利用信號完整性理論進行仿真分析，對于指導工程實踐具有重要的意義。
參考文獻
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